北邮数字逻辑期中试题及参考答案讲课稿
《数字逻辑》期中试卷
《数字逻辑》期中试卷姓名_______ 学号__________ 成绩_______一、是非题(下列各题你认为正确的，请在题干的括号内打“√”，错的打“×”。
每题2分)1、直接对模拟量进行处理的电子线路称为数字电路。
（）2、进位计数制中允许使用的基本数字符号的个数为它的基数。
（）3、正数的原码就等于真值。
（）4、定点机能完成浮点运算。
（）5、所谓多项式替代法，是将R进制数按多项式表示法展开，然后按十进制的运算规则求和，即得到与R进制数等值的十进制数。
（）6、不因条件变化，表示事物状态的逻辑状态变化的“0”和“l”称为逻辑变量。
( )7、设A=1，B=1，则AB=0。
( )8、实现一个确定逻辑功能的逻辑电路是唯一的。
（）9、最简与或式的标准是：或项的数目最少；每个或项的变量数量最少。
( )10、若函数的一个蕴涵项不是该函数中其它蕴涵项的子集，则此蕴涵项称为质蕴涵项(Prime Implicant)，简称为质项。
（）11、逻辑代数中，若x十y＝x十z且x·y＝x·z，则y＝z。
（）12、对一个给定的逻辑函数来说，无关最小项是否出现在函数表达式中，并不影响该函数原来的逻辑功能。
（）13、由门电路组成的电路就是组合电路。
（）14、寻找最大等效类的关键是要找出原始状态表中所有等效状态对。
（）15、用逻辑门构成的各种触发器均属于电平异步时序逻辑电路。
（）二、选择题：（每题2分）1、( )是数字系统功能实现的物质基础。
A、模拟集成电路B、数字集成电路C、连续信号D、离散信号2、在数字电路中要采用( )A、十进制B、八进制C、二进制D、十六进制3、5位二进制数的最大值对应的十进制数是( )A、32B、64C、31D、164、下列四个不同进制的数中,其值最小的是（）A. 十六进制数 CAB. 八进制数 310C. 十进制数 201D. 二进制数 110010115、（27.25）10转换成十六进制数为（）A．(B1.4)16 B.(1B.19)16 C. (1B.4)16 D.(33.4)166、定点8位字长的字，采用2的补码形式表示时，一个字所能表示的整数范围（）A -128 ~ +127B -127 ~ +127C -129 ~ +128D -128 ~ +1287、浮点表示范围由浮点数的（）部分决定。
数字逻辑期中考试
━ ━ ━ ━ ━ ━ ━ ━ ━ 装 ━ ━ ━ ━ ━ ━ ━ 订 ━ ━ ━ ━ ━ ━ ━ 线 ━ ━ ━ ━ ━ ━ ━ ━ ━防灾科技学院2014~ 2015学年 第一学期期中考试 数字逻辑试卷 (A) 使用班级1250421/22 /23/24 答题时间__120分钟一、选择题（本大题共 10 小题，每题 3 分，共 30 分。
）1、下列几种TTL 电路中，输出端可实现线与功能的电路是（）。
A 、或非门B 、与非门C 、异或门D 、OC 门2、一个8位二进制数，能够表示的最大无符号整数是（ ）。
A 、128B 、127C 、255D 、2563、用二进制代码表示十进制数100时，至少要（ ）位二进制数。
A 、5B 、6C 、7D 、84、一个班级中有四个班委委员，如果要开班委会，必须这四个班委委员全部同意才能召开，其逻辑关系属于（ ）逻辑关系。
A 、与B 、或C 、非D 、与非5、和逻辑式AB 表示不同逻辑关系的逻辑式是（ ）。
A ．B A + B ．B A ⋅C ．B B A +⋅D ．A B A +6、逻辑函数AC B A B F ++=的最简与或式为（ ）。
A ．C AB A F += B ．AC B F += C ．B A F +=D ．C B A F +=7、一个16选一的数据选择器，其地址输入（选择控制输入）端有（ ） 个。
A.1B.2C.4D.168、欲实现一个三变量的组合逻辑函数，可选用（ ）电路的芯片A 、译码器B 、数据选择器C 、译码器或数据选择器D 、加法器9、74LS138是3线—8线译码器，译码为输出低电平有效，若输入为A 2A 1A 0=111时，输出 01234567Y Y Y Y Y Y Y Y 应为（ ）。
A 、01111111B 、11111110C 、11111101D 、1111101110、四输入的译码器，其输出端最多为（ ）。
A ．4个B ．8个C ．10个D ．16个二、判断题。
电子线路数字逻辑与数字系统期终试题及参考答案
电子线路数字逻辑与数字系统期终试题姓名：_____________ 学号：______________ 成绩：_____________一、填充题(每空2分，共计22分)1.进行下列数制的转换：(325.39)]。
=( 以(4A.7)]6 =( )102.在使用一个六输入的与或非门时，如果其中有一个输入端是多余的，对其处理的方法有： ,是 __________________ ，二是______________________ O 3.一个数的原码为11011101(第一位为符号位)，它的补码为_______________ ,它对应的十进制数是___________ o4.已知逻辑函数的最小项之和的表达式为：F(A, B, C, D) = ^m(l,2,3,5,8,l 2)则其对偶式的最小项之和为：尸£>) = »().5.由33个1和7个。
进行异或运算，其结果的值是_______ o6.时序逻辑电路在任一时刻的电路输出状态与 _________________________ 和_______________________________ 有关。
7.无须将其从系统的电路板上拔下而直接对它进行编程的是 _________ 器件。
二、选择题(每小题3分，共计21分)路的最简乘积项之和的表达式为：F(A,B ,C)= ______________________A. ABCB. A© CC. ~AB^ACD. AOC将肯定使F为D.异或2.________________________________________ 已知逻辑函数F = ABC + CD ,下面的_____________________________________A. A=0, BC=1B. BC=1,D=1C. B=1,C=1D. C=l,B=03.己知二变量输入逻辑门的输入A、B的波形和输出F的波形如右图所示，它是逻辑门。
《数字电路与逻辑设计》期中考试试卷
8、在下列逻辑运算式中， （）是“或非”逻辑运算。 A、Y A B B、Y=A·B C、Y=
AB
D、Y= A
9、逻辑函数 F=A+BC=（） 。 A、A+B ； B、A+C； C、 （A+B）(A+C)；D、B低电平用逻辑 0 表示，这种表示方法称为（） 体制。 A、正逻辑； B、负逻辑； C、1 逻辑；D、0 逻辑
_
5、下列数据中，数值最小的是（） 。 A、 （19）16；B、 （10011）2；C、 （26）8；D、 （17）10 。 6、组合逻辑电路的特点是（）。 A.含有记忆元件； C.电路输出与以前状态有关； B.全部由门电路组成输入； D.输出、输入间有反馈通路。
7、在下列逻辑电路中，不是组合逻辑电路的是（） 。 A、译码器； C、全加器； B、编码器； D、寄存器。
《数字电路与逻辑设计》期中考试试卷
一、单项选择题（每题 2 分，共 20 分） 1、逻辑函数 F A ( A B) （） A．0；B. B ； C. A B ；D. AB AB 。 2、逻辑函数 F=AB+C 的真值表中，F=1 的个数有（） 。 A．1； B .2；C.7；D.5 .； 3、四选一数据选择器，AB 为地址信号，D0=D3=1，D1=C，D2= C ，当 AB=00 时，输出 F=（） 。 A．1； B.0； C.C； D. C 4、在七段 LED 数字显示器中，如要显示 7 时，对于共阴极结构的显示器而 言，abcdefg 的编码为（） 。 A、0110000； B、1110000； C、 1111000； D、1111110
������1 = ������������ + AB������ ������2 = （0，3，4，7）
北邮数字逻辑期中试题评分及答案
北京邮电大学《数字电路与逻辑设计》期中考试试卷2012.3.24班级 姓名班内序号注意：所有答案（包括选择题和计算题）一律写在试卷纸上，如果卷面位置不够，请写在试卷的背后，否则不计成绩。
一、（每题1分，共20分）判断（填√或×）、选择（单项选择）题 （请先在本试卷上答题之后，将全部答案汇总到本题末尾的表格中。
） 1．组合逻辑电路中不存在记忆单元。
（ √ ）2．晶体管的饱和越深，其对灌电流负载的驱动能力越强，但工作速度越慢。
( √ )3．TTL 门的某输入端通过100K Ω电阻接电源端时，可认为该输入是逻辑“1”。
（ √ ）4．为了增加驱动能力，相同输入时的相同逻辑门输出可以互连在一起使用。
（ √ ）5．当两个或两个以上输入信号同时变化，变化前后输出相同，而在输入信号变化时可能出现输出瞬间逻辑错误，称为静态逻辑冒险。
（ × ） 6．正逻辑的或非门，对应负逻辑的与非门。
（ √）7.TTL 与非门的关门电平V OFF 越接近阈值电压V T ，其噪声容限越大。
（ √ ） 8.当i j ≠时，必有两个最大项之积0i j M M ⋅=。
（ × ）9. 用最简与或式表示一个函数时，其表达式可能不是唯一的。
（ √ ） 10.反相器的拉电流负载电阻过小时，主要对输出的高电平产生影响。
（ √ ） 11．逻辑项ABCD 的相邻项有：C 。
A.ABCD B.BCD A C.ABC D ⋅ D.C A B D ⋅12．判断下列两个函数式中，是否存在逻辑冒险。
B 。
1(,,)Y A B C A BC =+2(,,)Y A B C ABC ABC =+A.不存在，存在B. 不存在,不存在C.存在，不存在D. 存在，存在 13．通过适当连接和控制，可以实现数据双向传输的门电路是 D 。
A. 集电极开路输出的TTL 门电路； B. 互补式输出的TTL 门电路； C. ECL 门电路；D. 三态输出的门电路。
北邮数电考试题及答案
北邮数电考试题及答案一、单项选择题（每题2分，共10题）1. 在数字电路中，逻辑“与”运算的输出为高电平的条件是：A. 所有输入均为高电平B. 至少一个输入为低电平C. 所有输入均为低电平D. 至少一个输入为高电平答案：A2. 下列哪个逻辑门可以实现非门的功能？A. 与门B. 或门C. 异或门D. 非门答案：D3. 一个D触发器在时钟信号上升沿时，其输出状态会：A. 保持不变B. 翻转C. 变为高电平D. 变为低电平答案：B4. 在数字电路中，使用二进制编码可以表示的最大十进制数是：A. 1B. 2C. 3D. 45. 一个4位二进制计数器在计数到15后，下一个状态是：A. 0000B. 0001C. 0010D. 0011答案：A6. 逻辑函数Y=AB+CD的最小项表达式是：A. m0+m1+m2+m3B. m0+m2+m4+m6C. m0+m1+m3+m7D. m0+m4+m5+m7答案：B7. 在数字电路中，三态门可以输出的状态有：A. 高电平、低电平B. 高电平、低电平、高阻态C. 低电平、高阻态D. 只有高阻态答案：B8. 一个8位寄存器可以存储的最大十进制数是：A. 255B. 256C. 511D. 512答案：C9. 逻辑函数Y=(A+B)(A+C)的布尔代数化简结果是：B. A+B+CC. A+B+BCD. A+B+C+BC答案：A10. 在数字电路中，一个3线到8线译码器可以译码的最小二进制数是：A. 000B. 001C. 010D. 011答案：B二、填空题（每题2分，共5题）1. 在数字电路中，一个2进制到4线优先编码器的输出是________位二进制数。
答案：22. 如果一个触发器的当前状态是Q=0，并且接收到一个时钟脉冲，那么在下一个时钟周期，触发器的状态将是________。
答案：13. 一个5位二进制计数器可以计数的最大值是________。
答案：314. 逻辑函数Y=AB+CD的对偶式是________。
北邮数电考试题及答案
北邮数电考试题及答案一、单项选择题（每题2分，共20分）1. 在数字电路中，最基本的逻辑运算是（）。
A. 与运算B. 或运算C. 非运算D. 异或运算答案：C2. 一个触发器可以存储（）位二进制信息。
A. 1B. 2C. 3D. 4答案：A3. 下列哪个不是组合逻辑电路的特点？（）A. 输出只依赖于当前输入B. 输出与输入之间存在时间延迟C. 电路中没有存储元件D. 电路的输出对输入的响应是瞬时的答案：B4. 一个4位二进制计数器可以计数的最大值是（）。
A. 15B. 16C. 255D. 256答案：B5. 在数字电路中，以下哪个器件不是基本的逻辑门？（）A. 与门B. 或门C. 非门D. 放大器答案：D6. 一个3线-8线译码器可以译码的输入信号个数是（）。
A. 3B. 4C. 5D. 6答案：B7. 一个D触发器的输出Q与输入D的关系是（）。
A. Q = DB. Q = D'C. Q = ¬DD. Q = ¬D'答案：A8. 一个JK触发器在J=0，K=1时的状态是（）。
A. 保持不变B. 置0C. 置1D. 翻转答案：D9. 以下哪个不是时序逻辑电路的特点？（）A. 电路的输出不仅依赖于当前的输入，还依赖于电路的历史状态B. 电路中包含存储元件C. 电路的输出对输入的响应是瞬时的D. 电路的输出与输入之间存在时间延迟答案：C10. 在数字电路中，一个完整的二进制加法器可以处理的位数是（）。
A. 1位B. 2位C. 3位D. 4位答案：A二、填空题（每题2分，共20分）1. 在数字电路中，逻辑“与”运算的符号是________。
答案：·2. 一个4位二进制计数器的计数范围是从________到________。
答案：0000到11113. 一个2线-4线译码器的输出是________进制编码。
答案：二4. 一个JK触发器在J=1，K=1时的状态是________。
数字逻辑设计期中考试试题
数字逻辑设计期中考试试题本文将按照试题的专业性和格式要求，以清晰、简洁的文体，针对数字逻辑设计期中考试试题进行讨论和回答。
试题内容涵盖数字逻辑设计的基本原理、模拟与数字信号的转换、逻辑门电路的设计与分析、组合逻辑电路的设计与分析等方面。
通过对每道试题的详细解答，希望能够帮助读者更好地理解和掌握数字逻辑设计相关知识。
试题一：设计一个4位全加器，并通过测试用例进行仿真验证。
解答：全加器是用于实现两个二进制数的加法运算的基本电路。
一个4位全加器由四个单独的全加器组成，每个全加器负责一位的加法运算，并通过进位信号将进位输出连接至下一位。
在设计过程中，我们可以先设计单个全加器的电路，然后通过复制和连接的方式构建4位全加器。
全加器的逻辑表达式如下所示：Sum = A ⊕ B ⊕ CinCout = (A ∧ B) ∨ (Cin ∧ (A ⊕ B))A、B为输入的两个数位，Cin为进位信号，Sum和Cout分别为输出的和与进位。
根据上述逻辑表达式，我们可以绘制并连接全加器的电路图，然后利用仿真软件进行验证。
通过设计合适的测试用例，比如输入1（0001）和3（0011），进行仿真并观察输出结果是否正确。
如果仿真结果与预期一致，则说明设计的4位全加器电路正确。
试题二：设计一个2选1多路选择器，并绘制其逻辑图。
解答：2选1多路选择器是一种基本的数字电路，用于根据控制信号选择其中的一个输入，并将其输出。
我们可以通过逻辑门的组合来实现2选1多路选择器。
2选1多路选择器的真值表如下所示：│ S │ A │ B │├───┼───┼───┤│ 0 │ 0 │ 1 ││ 1 │ 1│ 0 │根据真值表，我们可以得到2选1多路选择器的逻辑表达式：Y = S ⋅ A + S' ⋅ B其中，Y为输出，S为控制信号，A和B为输入信号。
根据逻辑表达式，我们可以绘制2选1多路选择器的电路图，并根据真值表进行连接。
逻辑图中包括输入端口A、B、控制端口S以及输出端口Y。
《数字逻辑设计与应用》期中试卷参考解答
电子科技大学2014 - 2015 学年第 二 学期期 中 考试卷课程名称：数字逻辑设计及应用 考试形式：闭卷 考试日期：2015年5月10日 考试时长：120分钟课程成绩构成：平时 %， 期中 %， 小班讨论 %， 期末 % 本试卷试题由__VII___部分构成，共__6___页。
I. Please fill out the correct an swers in the brackets “( )” . ( 2’ X 20 = 40’ )1. [510.5] 10 = ( 111111110.1 )2 = ( 1FE.8 ) 162. (2015)10 =( 0010000000010101 )8421BCD =( 0101001101001000 ) Excess-33. If X’s signed -magnitude representation X SM is 000110102, then (2X)’s 8-bit two’scomplement representation is ( 00110100 ), and (-X/2)’s 8-bit two’s complement representation is ( 11110011 ). 4. If a logic function is, its complement expression is(0,4,5,7),anditsdualexpressionis.(0,2,3,7)5. For CMOS inverters, can different outputs of common CMOS inverters be connected together?[Yes or No] ( No ); Three-state inverters have three-state outputs, which are HIGH 、LOW and ( Hi-Z ). Can different outputs of three-state inverters be connected together? [Yes or No] ( Yes ). 6. Given a binary number X=101101012, its corresponding Gray code is ( 11101111 ).7. If [X] two’s -complement =0111 00112, [Y] two’s -complement =1001 11002, then [X-Y] two’s -complement =（ 10101001 1101 0111 ），whether overflow occurs? [Yes or No] ( Yes ). 8. Given 126 different states, it requires at least (7 ) binary bits to represent them.9. For CMOS NOR gates, their unused inputs should connect to ( 0 ) state.10. From Table 1 below, if 74HC devices drive 74LS devices,in HIGH state , DC noise margin V NH is ( 1.84 ), Fan-out NH is ( 200 ); in LOW state , DC noise margin V NL is ( 0.47 ), Fan-out NL is ( 10 ).Table 1Family DescriptionSymbol 74LS 74HC LOW-level input voltage (V) V ILmax 0.8 1.35 LOW-level output voltage (V) V OLmax 0.5 0.33 HIGH-level input voltage (V) V IHmin 2.0 3.85 HIGH-level output voltage (V) V OHmin 2.7 3.84 LOW-level input current (uA) I ILmax -400 1 LOW-level output current (mA) I OLmax 8 4 HIGH-level input current (uA) I IHmax 20 -1 HIGH-level output current (mA)I OHmax-0.4-4II. Choose the correct answer and fill the item number in the brackets. (Singleselection for question 1~8, Multi-selection for 9~10, 2’ X 10=20 ) 1. For logic function, its minimal sum is( C ) A. B.C.D.2. Given a circuit design, its output expression with positive logic is,then its output expression with negative logic is ( C)A.B.C. D.3. For the priority encoder 74X148, its inputs are: I 0-L , I 1-L , I 2-L , I 3-L , I 4-L , I 5-L , I 6-L , I 7-L ，outputsare Y 2-L ,Y 1-L ,Y 0-L . The inputs and outputs are all active-low. When active-low enable input EN _L =0, I 1-L = I 5-L = I 4-L =0, and any other inputs are all 1, then Y 2-L , Y 1-L , Y 0-L is ( B ).A. 110B. 010C. 001D. 101 4. Except enable lines, an 8-1 multiplexer should have ( C ) control/select lines. A. 1 B. 2 C. 3 D. 4 5. The truth table of a circuit is shown in Table 2, the logic expression of this circuit is ( D ).A. F=A+BB. F=S+A+BC.D.6. In one number system is correct, its radix is (B ) A. 5B. 6C. 7D. 8 7. In figure 1, the output logic function is (B )A) B)C)D)8. If the minimal sum of a logic function is same as canonical sum, it may have ( D ).A. static-0 hazardB. static-1 hazardC. both static-0 hazard and static-1 hazardD. neither static-0 hazard nor static-1 hazardC YFigure 19. In two-level AND-OR circuit design, our minimization is aimed to ( B C )A. minimize the inputs of OR gatesB. minimize the number of AND gatesC. minimize the inputs of AND gatesD. shorten the signal path from input to output10. Methods that are ( A B C D ) can be used to describe combinational circuitsA. sum-of-productsB. product-of-sumsC. truth tableD. timing diagramIII. Combinational Circuit Analysis And Design: [40’]1.Given F(W,X,Y,Z)=W/Y/Z/+W/X/Z+WXY/Z+YZ, there are also don’t-cares defined as d(9,12,14). Simplify the logic function F(A,B,C,D) into the minimal-product using Karnaugh map, and write out NOR-NOR logic expression of the minimal-product. (8’)1.2. F minimal-product (W,X,Y,Z)=(Y/+Z)(W/+Z)(W+X/+Y+Z/)3.“或非-或非“表达式F NOR-NOR(W,X,Y,Z) = [(Y/+Z)/+(W/+Z)/+(W+X/+Y+Z/)/]/2. A combinational circuit is shown as below. (8’)(1) Write out the product-of-sum expression of output F(W,X,Y,Z) for the circuit.(2) Analysis all conditions that the static hazard may exit for the circuit, and indicate types of static hazard.(3)Write out the minimal-product of output F(W,X,Y,Z) for the hazard-free.1.F(W,X,Y,Z)=(W+X/)(Y+Z/)(W/+X/+Y/+Z/)2.当WXZ=111，Y变化时（1分），存在静态0冒险当XYZ=111，W变化时（1分），存在静态0冒险3.F hazard-free (W,X,Y,Z)= (W+X/)(Y+Z/)(X/+Z/)3.Implement F(W,X,Y,Z)=W/X/Y/+W/Y/Z+WY/Z/+WX/Y using only a 74x139 and a NAND gate. (6’)1.4.A combinational circuit is shown as below, which contains a 74x138 decoder、two 74x153multiplexer and a OR gate. (8’)(1) List out the truth table for the circuit.(2) Indicate the logic function of the circuit.1.2. 16选1的多路复用器。
北京邮电大学06-07学年数字电路与逻辑设计期末试题答案
北京邮电大学2006—2007学年第二学期《数字电路与逻辑设计》考试试题一．判断题：(10分)（在本题下方的表格中对应题号填入√或×）电路的输出仅取决于电路当前的输入，该电路为组合逻辑电路。
T 由与、或、非门电路构成的逻辑电路一定是组合逻辑电路。
F 与非逻辑门的某输入端悬空时，可认为输入是逻辑“1”。
T 若让TTL 电路的某输入端接低电平，可直接接地或通过任意阻值的F门的输出相互连接并接上拉电阻后，实现“线或”功能。
F 米里 (Mealy) 型时序逻辑电路的输出取决于输入信号和触发器的 T4个触发器不一定能够构成长度为11 的移位型序列信号发生器。
T 状态简化中，若S 1、S 2两状态的输出不同，则S 1、S 2两状态肯定不等价。
T9. 实现模值为11的计数器至少需要4个触发器。
T10. TTL 门输出最大拉电流能力是指输出低电平时流入输出端的最大允许电流。
F二．选择填空题（20分，每空2分）（将正确答案填入本题下方的表格中，可能为多选题。
）1．若输入AB 均为1时，输出F ＝0，否则输出F ＝1，输入和输出之间的逻辑关系为：（ C ）。
（A ）异或 (B) 同或 (C) 与非 (D) 或非 2．在图2-1的TTL 门电路中，输出为高电平的有（ ）（A ）. （B ）. （C ）.（D ）图2-13. JK 触发器在时钟脉冲的作用下，如果要使n n Q Q =+1，则输入信号JK 应为 A 。
A ，1==K JB ， nn Q K Q J ==, C ， nn Q K Q J ==,D ，1,==K Q J n4．函数D)D)(B D)(C A )(C B (A F +++++=的最简或与式为：( )(A)D)D)(C A )(C B (A F ++++= (B)D)A )(C B (A F +++=(C)CD D A C AB F ++= (D)B CD D AC C AB F ++=5．已知某TTL 门电路的输出端最大灌电流负载能力为4mA ，最大拉电流负载能力为2mA 。
北邮数电考试题及答案
北邮数电考试题及答案一、单项选择题（每题2分，共20分）1. 在数字电路中，与门电路的输出为高电平的条件是（）。
A. 所有输入都为高电平B. 至少一个输入为高电平C. 所有输入都为低电平D. 至少一个输入为低电平答案：A2. 下列哪个逻辑门电路可以实现非逻辑功能（）。
A. 与门B. 或门C. 异或门D. 非门答案：D3. 在数字电路中，触发器的类型不包括（）。
A. RS触发器B. D触发器C. JK触发器D. T触发器答案：D4. 一个4位二进制计数器，其计数范围是（）。
A. 0到7B. 0到15C. 0到255D. 0到1023答案：C5. 在数字电路中，若要实现一个3线到8线译码器，需要多少个输入端（）。
A. 1B. 2C. 3D. 4答案：C6. 一个8位二进制数，其最大值是（）。
A. 255B. 256C. 1023D. 1024答案：A7. 在数字电路中，若要实现一个4线到16线译码器，需要多少个输入端（）。
B. 2C. 3D. 4答案：D8. 一个3位二进制计数器，其计数范围是（）。
A. 0到7B. 0到15C. 0到255D. 0到1023答案：A9. 在数字电路中，若要实现一个2线到4线译码器，需要多少个输入端（）。
A. 1C. 3D. 4答案：B10. 一个16位二进制数，其最大值是（）。
A. 65535B. 65536C. 1023D. 1024答案：A二、填空题（每题2分，共20分）11. 在数字电路中，一个2进制计数器的计数范围是0到 _ 。
答案：312. 一个4位二进制计数器，其计数范围是0到 _ 。
答案：1513. 在数字电路中，一个3线到8线译码器有 _ 个输入端。
答案：314. 一个8位二进制数，其最大值是 _ 。
答案：25515. 在数字电路中，一个2线到4线译码器有 _ 个输入端。
答案：216. 一个3位二进制计数器，其计数范围是0到 _ 。
答案：717. 在数字电路中，一个4线到16线译码器有 _ 个输入端。
《数字逻辑》总复习测试题参考答案
目录
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01
测试题答案概述
测试题答案的解析
测试题1答案解析
这道题考查了基本逻辑门的功能和特点，通 过分析题目中的逻辑表达式，可以确定使用
的逻辑门类型和输入输出关系。
测试题2答案解析
解析：此题考查了触发器的功能，C选项代表了边沿触发器的特性，即在时钟信号的上升沿或下降沿时，触发器 会进行状态更新。
03
填空题答案解析填空题一答案及解析来自答案1010解析
根据二进制数的定义，二进制数由0和1组成，逢2进1。因此，将十进制数10转换为二进制数得到1010。
填空题二答案及解析
答案：8
测试题答案的注意事项
注意单位的统一
在解题过程中，需要注意单位的一致性，避免出现单位混淆或单位 错误的情况。
考虑边界条件
在分析逻辑电路或可编程逻辑器件的应用时，需要考虑各种边界条 件和极端情况，以确保电路的可靠性和稳定性。
重视细节
在解题过程中，需要注意细节问题，如符号的规范使用、电路连接方 式的正确性等，这些细节问题可能会影响最终结果的正确性。
05
计算题答案解析
计算题一答案及解析
答案
11010010
解析
根据二进制加法规则，1010+101=1101，然后后缀一个 0，得到11010010。
计算题二答案及解析
答案：3
解析：根据逻辑或运算规则，当两个输入信 号中至少有一个为高电平时，输出信号为高 电平。因此，A、B、C中至少有一个为高电
02
选择题答案解析
选择题一答案及解析
北邮数电考试题及答案
北邮数电考试题及答案一、单项选择题（每题2分，共20分）1. 在数字电路中，以下哪个器件不是基本逻辑门？A. 与门B. 或门C. 非门D. 放大器答案：D2. 以下哪个选项是二进制数1011对应的十进制数？A. 10B. 11C. 12D. 13答案：B3. 以下哪个逻辑表达式表示的是“与非”逻辑？A. A + BB. A * BC. A' * B'D. A + B'答案：C4. 在数字电路中，一个D触发器的输出Q在时钟上升沿时的逻辑状态取决于什么？A. 当前Q的状态B. 上一个时钟周期的D输入C. 当前D输入D. 当前Q和D的异或答案：C5. 以下哪个选项是组合逻辑电路的特点？A. 有记忆功能B. 输出只依赖于当前输入C. 需要时钟信号D. 包含反馈回路答案：B6. 一个完整的二进制加法器至少需要多少个输入？A. 1B. 2C. 3D. 4答案：C7. 在数字电路中，以下哪个术语表示电路的抗干扰能力？A. 延迟B. 噪声容限C. 功耗D. 频率答案：B8. 以下哪个选项是数字电路中常用的编码方式？A. 格雷码B. 十进制码C. 十六进制码D. 二进制码答案：A9. 以下哪个选项是数字电路中常用的计数器类型？A. 同步计数器B. 异步计数器C. 串行计数器D. 并行计数器答案：A10. 在数字电路中，以下哪个选项是布尔代数的基本定理？A. 德摩根定律B. 欧拉定律C. 牛顿定律D. 皮亚诺公理答案：A二、填空题（每题2分，共20分）1. 一个4位二进制计数器的计数范围是_________到_________。
答案：0000 11112. 在数字电路中，一个逻辑门的输出为高电平时，通常表示逻辑值_________。
答案：13. 一个3-8译码器可以将3位二进制数译码为8个输出中的一个，每个输出对应一个唯一的二进制输入组合。
如果输入是101，则输出为_________。
答案：14. 在数字电路中，一个D触发器的时钟输入为低电平时，触发器的状态是_________。
数字逻辑试卷及答案
《数字电子技术基础》期终考试试题（110分钟）一、填空题：（每空1分，共15分）=+的两种标准形式分别为（）、1．逻辑函数Y A B C（）。
2．将2004个“1”异或起来得到的结果是（）。
3．半导体存储器的结构主要包含三个部分，分别是（）、（）、（）。
4．8位D/A转换器当输入数字量为5v。
若只有最低位为高电平，则输出电压为（）v；当输入为，则输出电压为（）v。
5．就逐次逼近型和双积分型两种A/D转换器而言，（）的抗干扰能力强，（）的转换速度快。
6．由555定时器构成的三种电路中，（）和（）是脉冲的整形电路。
7．与PAL相比，GAL器件有可编程的输出结构，它是通过对（）进行编程设定其（）的工作模式来实现的，而且由于采用了（）的工艺结构，可以重复编程，使它的通用性很好，使用更为方便灵活。
二、根据要求作题：（共15分）1．将逻辑函数 P=AB+AC写成“与或非”表达式，并用“集电极开路与非门”来实现。
2．图1、2中电路均由CMOS门电路构成，写出P、Q 的表达式，并画出对应A、B、C 的P、Q波形。
三、分析图3所示电路：（10分）1）试写出8选1数据选择器的输出函数式；2）画出A2、A1、A0从000~111连续变化时，Y的波形图；3）说明电路的逻辑功能。
四、设计“一位十进制数”的四舍五入电路（采用8421BCD码）。
要求只设定一个输出，并画出用最少“与非门”实现的逻辑电路图。
（15分）五、已知电路及CP、A的波形如图4(a) (b)所示，设触发器的初态均为“0”，试画出输出端B和C的波形。
（8分）BC六、用T触发器和异或门构成的某种电路如图5(a)所示，在示波器上观察到波形如图5(b)所示。
试问该电路是如何连接的？请在原图上画出正确的连接图，并标明T的取值。
（6分）七、图6所示是16*4位ROM和同步十六进制加法计数器74LS161组成的脉冲分频电路。
ROM中的数据见表1所示。
试画出在CP信号连续作用下的D3、D2、D1、D0输出的电压波形，并说明它们和CP信号频率之比。
北邮数字逻辑期中试题与参考答案
邮电大学《数字电路与逻辑设计》期中考试试题2015411注意：所有答案（包括选择题和计算题）一律写在试卷纸上，如果卷面位置不够，请写在试卷的背后，否则不计成绩。
一、（每题1分，共20分）判断（填"或X）、单项选择题（请先在本试卷上答题之后，将全部答案汇总到本题末尾的表格中。
）1. ECL逻辑门与TTL门相比，主要优点是抗干扰能力强。
（X ）2. CMOS1电路在使用时允许输入端悬空，并且悬空的输入端相当于输入逻辑“ 1”。
（X ）3. 若对4位二进制码（BsRBB）进行奇校验编码，则校验位C=B3 B2 B1 B o 10（V ）4. 根据表1-1，用CMOS400系列的逻辑门驱动TTL74系列的逻辑门，驱动门与负载门之间的电平匹配不存在问题（V ）5. 根据表1-1，用CMOS400系列的逻辑门驱动TTL74系列的逻辑门，驱动门与负载门之间的电流驱动能力不存在问题（X ）表1-1常用的TTL和CMOST的典型参数6.当i j时，必有两个最小项之和rni j+m j 0。
7. CMOS门电路的静态功耗很低，但在输入信号动态转换时会有较大的电流，工作频率越高，静态功耗越大。
（X）8. 逻辑函数的表达式是不唯一的，但其标准的最小项之和的表达式是唯一的（V）9. 用数据分配器加上门电路可以实现任意的逻辑函数。
（V ）10. 格雷BCD码具有单位距离特性（任意两个相邻的编码之间仅有一位不同）且是无权代码。
（V）11. 关于函数F TC BCD ABgC，下列说法中正确的有 B 。
A. 不存在冒险；B. 存在静态逻辑冒险，需要加冗余项A BD和ACD进行消除；C. 存在静态功能冒险，需要加冗余项A BD和ACD进行消除；D. 当输入ABCD从0001 —0100变化时存在静态逻辑冒险。
12. 逻辑函数F=Ae B和G=A O B满足关系D 。
A. F GB. F G 0C. FgG 1D. F Ge 013.若逻辑函数F（A,B,C）m(1,2,3,6), G(A, B,C) m(0,2,3,4,5,7),贝UF ?G A 。
《数字逻辑》考试答案
《数字逻辑》考试答案中国石油大学（北京）远程教育学院《数字逻辑》期末复习题一、单项选择题1.TTL 门电路输入端悬空时，应视为 ( A )A. 高电平B. 低电平C. 不定D. 高阻2. 最小项A B C D的逻辑相邻项是（D）A ． ABCD B． ABCD C． AB CD D． ABCD3.全加器中向高位的进位 C i 1为( D)A. A i B i C iB. A i B i( A i B i )C iC. A i B i C iD. ( A i C i ) B i4.一片十六选一数据选择器，它应有（A）位地址输入变量A.4B. 5C. 10D. 165.欲对 78 个信息以二进制代码表示，则最少需要（ B ）位二进制码A. 4B. 7C. 78D. 106.十进制数 25 用 8421BCD码表示为（ B ）A.10 101B.0010 0101C.100101D.101017.常用的 BCD码有（ C ）A: 奇偶校验码B:格雷码C:8421码D:ASCII码8.已知 Y A AB AB ,下列结果中正确的是（C）A:Y=A B:Y=B C:Y=A+B D:Y A B 9.下列说法不正确的是（ D）A:同一个逻辑函数的不同描述方法之间可相互转换B:任何一个逻辑函数都可以化成最小项之和的标准形式C:具有逻辑相邻性的两个最小项都可以合并为一项D:任一逻辑函数的最简与或式形式是唯一的10.逻辑函数的真值表如下表所示，其最简与或式是（ C ）A: ABC ABC ABC B: ABC ABC ABC C: BC ABD: BC AC11．以下不是逻辑代数重要规则的是( D ) 。
A. 代入规则B. 反演规则C. 对偶规则D. 加法规则12．已知函数 FAB (C DE)的反函数应该是 (A) 。
A. F A B C (D E)B. F A BC (DE)C. F A B C (D E)D.F A B C (DE)13．组合逻辑电路一般由（A）组合而成。
北邮数字逻辑期中试题及参考材料规范标准答案
北京邮电大学《数字电路与逻辑设计》期中考试试题2015.4.11班级姓名班内序号注意：所有答案（包括选择题和计算题）一律写在试卷纸上，如果卷面位置不够，请写在试卷的背后，否则不计成绩。
一、（每题1分，共20分）判断（填√或×）、单项选择题（请先在本试卷上答题之后，将全部答案汇总到本题末尾的表格中。
）1．ECL逻辑门与TTL门相比，主要优点是抗干扰能力强。
（╳）2．CMOS门电路在使用时允许输入端悬空，并且悬空的输入端相当于输入逻辑“1”。
( ╳)3.若对4位二进制码(B3B2B1B0)进行奇校验编码，则校验位C= B3⊕B2⊕B1⊕B0⊕1。
（√）4.根据表1-1，用CMOS4000系列的逻辑门驱动TTL74系列的逻辑门，驱动门与负载门之间的电平匹配不存在问题（√）5. 根据表1-1，用CMOS4000系列的逻辑门驱动TTL74系列的逻辑门，驱动门与负载门之间的电流驱动能力不存在问题（╳）表1-1常用的TTL和CMOS门的典型参数6．当i j≠时，必有两个最小项之和+0m m=。
（╳）i j7. CMOS门电路的静态功耗很低，但在输入信号动态转换时会有较大的电流，工作频率越高，静态功耗越大。
（╳）8. 逻辑函数的表达式是不唯一的，但其标准的最小项之和的表达式是唯一的。
（√）9．用数据分配器加上门电路可以实现任意的逻辑函数。
（√）10.格雷BCD码具有单位距离特性（任意两个相邻的编码之间仅有一位不同）且是无权代码。
（√）=++g，下列说法中正确的有 B 。
11．关于函数F A C BCD AB CA. 不存在冒险；B. 存在静态逻辑冒险，需要加冗余项ABD和ACD进行消除；C. 存在静态功能冒险，需要加冗余项ABD和ACD进行消除；D. 当输入ABCD 从 0001→0100变化时存在静态逻辑冒险。
12.逻辑函数F=A ⊕B 和G=A ⊙B 满足关系 D 。
A.F G =B.0F G +=C.1F G =gD.0F G =e13.若逻辑函数∑=)6,3,2,1(),,(m C B A F ,∑=)7,5,4,3,2,0(),,(m C B A G ,则=•G F A 。
北邮数字逻辑期中试题与参考答案
邮电大学《数字电路与逻辑设计》期中考试试题2015411注意：所有答案（包括选择题和计算题）一律写在试卷纸上，如果卷面位置不够，请写在试卷的背后，否则不计成绩。
一、（每题1分，共20分）判断（填"或X）、单项选择题（请先在本试卷上答题之后，将全部答案汇总到本题末尾的表格中。
）1. ECL逻辑门与TTL门相比，主要优点是抗干扰能力强。
（X ）2. CMOS1电路在使用时允许输入端悬空，并且悬空的输入端相当于输入逻辑“ 1”。
（X ）3. 若对4位二进制码（BsRBB）进行奇校验编码，则校验位C=B3 B2 B1 B o 10（V ）4. 根据表1-1，用CMOS400系列的逻辑门驱动TTL74系列的逻辑门，驱动门与负载门之间的电平匹配不存在问题（V ）5. 根据表1-1，用CMOS400系列的逻辑门驱动TTL74系列的逻辑门，驱动门与负载门之间的电流驱动能力不存在问题（X ）表1-1常用的TTL和CMOST的典型参数6.当i j时，必有两个最小项之和rni j+m j 0。
7. CMOS门电路的静态功耗很低，但在输入信号动态转换时会有较大的电流，工作频率越高，静态功耗越大。
（X）8. 逻辑函数的表达式是不唯一的，但其标准的最小项之和的表达式是唯一的（V）9. 用数据分配器加上门电路可以实现任意的逻辑函数。
（V ）10. 格雷BCD码具有单位距离特性（任意两个相邻的编码之间仅有一位不同）且是无权代码。
（V）11. 关于函数F TC BCD ABgC，下列说法中正确的有 B 。
A. 不存在冒险；B. 存在静态逻辑冒险，需要加冗余项A BD和ACD进行消除；C. 存在静态功能冒险，需要加冗余项A BD和ACD进行消除；D. 当输入ABCD从0001 —0100变化时存在静态逻辑冒险。
12. 逻辑函数F=Ae B和G=A O B满足关系D 。
A. F GB. F G 0C. FgG 1D. F Ge 013.若逻辑函数F（A,B,C）m(1,2,3,6), G(A, B,C) m(0,2,3,4,5,7),贝UF ?G A 。
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北京邮电大学《数字电路与逻辑设计》期中考试试题 2015.4.11班级姓名班内序号题号一二三四五六七八总成绩分数20 12 10 10 10 20 10 8得分注意：所有答案（包括选择题和计算题）一律写在试卷纸上，如果卷面位置不够，请写在试卷的背后，否则不计成绩。
一、（每题1分，共20分）判断（填√或×）、单项选择题（请先在本试卷上答题之后，将全部答案汇总到本题末尾的表格中。
）1．ECL逻辑门与TTL门相比，主要优点是抗干扰能力强。
（╳）2．CMOS门电路在使用时允许输入端悬空，并且悬空的输入端相当于输入逻辑“1”。
( ╳ )3.若对4位二进制码(B3B2B1B)进行奇校验编码，则校验位C= B3⊕B2⊕B1⊕B⊕1。
（√）4.根据表1-1，用CMOS4000系列的逻辑门驱动TTL74系列的逻辑门，驱动门与负载门之间的电平匹配不存在问题（√）5. 根据表1-1，用CMOS4000系列的逻辑门驱动TTL74系列的逻辑门，驱动门与负载门之间的电流驱动能力不存在问题（╳）表1-1常用的TTL和CMOS门的典型参数6．当i j ≠时，必有两个最小项之和+0i j m m =。
（╳）7. CMOS 门电路的静态功耗很低，但在输入信号动态转换时会有较大的电流，工作频率越高，静态功耗越大。
（╳） 8. 逻辑函数的表达式是不唯一的，但其标准的最小项之和的表达式是唯一的。
（√）9．用数据分配器加上门电路可以实现任意的逻辑函数。
（ √ ）10.格雷BCD 码具有单位距离特性（任意两个相邻的编码之间仅有一位不同）且是无权代码。
（√） 11．关于函数F A C BCD AB C =++g ，下列说法中正确的有 B 。
A. 不存在冒险；B. 存在静态逻辑冒险，需要加冗余项ABD 和ACD 进行消除；C. 存在静态功能冒险，需要加冗余项ABD 和ACD 进行消除；D. 当输入ABCD 从 0001→0100变化时存在静态逻辑冒险。
12.逻辑函数F=A ⊕B 和G=A ⊙B 满足关系 D 。
A.F G =B.0F G +=C.1F G =gD.0F G =e13.若逻辑函数∑=)6,3,2,1(),,(m C B A F ,∑=)7,5,4,3,2,0(),,(m C B A G ,则=•G F A 。
A.32m m +B.1C.ABD.AB14.若干个具有三态输出的电路输出端接到一点工作时，必须保证 B 。
A.任何时刻最多只能有一个电路处于高阻态，其余应处于工作态。
B.任何时刻最多只能有一个电路处于工作态，其余应处于高阻态。
C.任何时刻至少有一个电路处于高阻态，其余应处于工作态。
D.任何时刻至少有一个电路处于工作态，其余应处于高阻态。
15．可以用来传输连续变化的模拟信号的电路是 D 。
A. 三态输出的门电路。
；B. 漏极开路的CMOS 门电路；C. ECL 门电路；D. CMOS 传输门16．逻辑表达式[()]F AB C D E B =++⋅的对偶式为 B 。
A ． [()]F A B C D E B =+⋅+⋅+ B. ()F A B C D E B =+⋅+⋅+C. ()FA B C D E B =++⋅+ D. [()]F AB C D E B =++⋅17．下列说法中正确的是 D 。
A ．三态门的输出端可以直接并联，实现线或逻辑功能。
B. OC 门的输出端可以直接并联，实现线或逻辑功能。
C ．OD 门的输出端可以直接并联，实现线或逻辑功能。
D ．ECL 门的输出端可以直接并联，实现线或逻辑功能。
18．某集成电路芯片，查手册知其最大输出低电平U OLmax =0.5V ，最大输入低电平U ILmax =0.8V ，最小输出高电平U OHmin =2.7V ，最小输入高电平U IHmin =2.0V ，则其低电平噪声容限U NL 和高电平噪声容限U NH 分别是 C 。
A. 1.5V 、2.2VB.2.2V 、1.2VC. 0.3V 、0.7VD.1.9V 、1.5V 19．下列说法中不属于组合电路的特点的是 C 。
A. 组合电路由逻辑门构成； B. 组合电路不含记忆存储单元； C. 组合电路的输出到输入有反馈回路；D.任何时刻组合电路的输出只与当时的输入有关，而与电路过去的输入无关。
20．在图1-1的CMOS 门电路中，输出为高电平的有 D 。
VA. B. C. D. 图1-11A T A B1B T 2AT 2BT 3T 4T 1D 2D 3D 1A R 1B R 3R 4R 2R FLMNOC D 1'D 2'D CC V 二、（共12分）器件的内部电路如图2-1所示，A ，B 为输入，F 为输出。
（1），写出L 、M 、N 、O 、F 点与输入A 、B 间的相对逻辑关系表达式。
（2），画出该器件的符号。
解：（1）L=AB M=CDN AB CD =+ O AB CD =+F N O AB CD ===+（10分）图2-1（2）（2分）三、（10分) 请用最少的或非门设计一个检出8421BCD 码能被4整除的逻辑电路（输入变量为ABCD ，且提供反变量）：（1）根据功能需求完成表3-1真值表的填写；（2）并写出该函数的标准与或表达式（使用；F =∑ +∑ 形式）； （3）将真值表填入图3-1的卡诺图，并用卡诺图法简化为最简或与式； （4）用或非门实现该函数，画出逻辑图。
表3-1 输入A B C D 输出F图3-1解：真值表（2分）(0,4,8)(10,11,12,13,14,15)F m ϕ=∑+∑ （2分）（2分）F D C =⋅（2分）≥1F（2分）四、（10分）请用代数法化简函数()F AB A B ABD C D E F =+⊕+++e 为最简与或表达式，画出实现此逻辑函数的最简CMOS 电路。
解：()()F AB A B ABD C D E F AB AB AB A B D C D E F B AB A B A B =+⊕+++=+++++++=+=+=⋅e e（化简8分，图2分）五、（10分）TTL 门构成的电路如图5-1所示，请给电阻R L 选择合适的阻值。
已知OC 门输出管截止时的漏电流为I OH =200μA ，OC 门输出管导通时允许的最大负载电流为I OLmax =16mA ；负载门的低电平输入电流为I IL =1mA ，高电平输入电流为I IH =40μA ， V CC ′=5V ，要求OC 门的输出高电平V OH ≥3.0V ，输出低电平V OL ≤0.4V 。
解：n=2 m=7 m′=4图5-1 （5分/个）六、（20分）求函数F=（A+B ）（B+C ）（A+C ）的标准与或表达式，并分别用译码器74LS138（输出低电平有效，功能表见6-1）、数据选择器75LS153（功能&&&&1≥C DLR 'CC V 1G 2G 3G 4G 5G F “1”min 'CC OH L OH IH V V R nI mI -≤+''max CC OL L OL IL V V R I m I -≥-min '53 2.9420.270.04CC OH L OH IH V V R K nI mI --≤==Ω+⨯+⨯max '50.40.381641CC OL L OL IL V V R K I m I --≥=≈Ω'--⨯S A C B S S +A 2A 1A 07Y 6Y 5Y 4Y 3Y 2Y 1Y 0Y 11111111000000000000111100110011010101010111111110111111110111111110111111110111111110111111110111111110111111111111011111⨯⨯⨯⨯⨯⨯⨯⨯表见6-2）、数据分配器74LS155（功能表见6-3）和最少的门电路实现此函数（输入不提供反变量，在图6-1所给的符号图上完成)。
表6-1 74LS138功能表 表6-2 74LS153功能表表6-3 74LS155功能表EN74LS138&A 1A 2A A SB S CS 0Y 1Y 2Y 3Y 4Y 5Y 6Y 7Y ACBC图6-1 解：F=（A+B ）（B+C ）（A+C ） =BC A C B A ABC C AB +++ =∑m （3，5，6，7）（2分）STA 1 A 0D 3-D 0Y 1000000110101⨯⨯⨯D 3-D 0D 3-D 0D 3-D 0D 3-D 00D 0D 1D 2D 3（18分）七、（10分）逻辑函数(,,,)F A B C D ABD ACD AB C D =++⋅⋅。
已知该函数的约束条件为0A B C ABCD ⋅⋅+=， （1）将逻辑函数及约束条件填入图7-1，利用卡诺图将函数化简为最简与或表达式；（2）将逻辑函数及约束条件填入图7-2，利用卡诺图简化为最简与或非表达式。
AB CD 0001010011101110AB CD 0001010011101110图7-1 图7-2 解：（1）a 3>b 3a 3 b 3a 0 b 0a 1 b 1a 2 b 2A>B A<B A=B输 出比 较 输 入级联输入'''E S G a 3<b 3a 3=b 3a 3=b 3a 3=b 3a 3=b 3a 3=b 3a 3=b 3a 3=b 3a 3=b 3a 2<b 2a 2=b 2a 2=b 2a 2=b 2a 2=b 2a 2=b 2a 2=b 2⨯⨯⨯⨯⨯⨯⨯⨯⨯⨯a 2>b 2⨯⨯⨯a 1>b 1a 1<b 1a 1=b 1a 1=b 1a 1=b 1a 1=b 1a 0>b 0a 0<b 0a 0=b 0a 0=b 011000011111111110000000000000000⨯⨯⨯⨯⨯⨯⨯⨯⨯⨯⨯⨯⨯⨯⨯⨯⨯⨯⨯⨯⨯⨯⨯AB CD 00010100111011101111⨯⨯⨯0000000（2分）F A D B C D =⋅+⋅⋅（3分）（2）AB CD 00010100111011101111⨯⨯⨯0000000（2分）F AB AC D =++（3分）八、（8分）由四位数码比较器7485(功能表见表8-1)和四位加法器74283构成的电路如图8-1所示，若输入为2421BCD 码，（1）在真值表8-2中完成输出的填写；（2）说明该电路完成什么编码的转换。
表8-1 7485的功能表I I I I Y 3Y 2Y 1Y 0图8-1 解：（2）2421BCD----8421BCD（3分）。