适用于SAR ADC的CMOS比较器的设计

合集下载

一种应用于10位SAR ADC的高精度比较器电路设计

科学技术创新2019.28一种应用于10位SAR ADC 的高精度比较器电路设计王俊博（电子科技大学成都学院，四川成都611731）我国目前开发的比较器种类比较多,比如动态锁存再生比较器、多级开环比较器等,但是大部分类型的比较器由于带宽限制或电荷注入等原因,存在一定的设计难度,其产品精确度往往不高,以下本文介绍了一种10位SAR ADC 的高精度类型比较器,这种比较器的主要作用元件是差分放大电路以及两级正反馈锁存器,通过这两种元件可以使信号的输入精度高达11位,并且在降低噪音、提高信号转换效率等方面都具有很大优势,目前已经在10位SAR ADC 电路设计中广泛应用。

1比较器的结构设计分析比较器的类型从结构上区分一般可以分为两类:其一是静态比较器,主要是通过放大器来实现预期输出效果;其二是动态比较器,主要是通过时钟信号设定对机械工作状态进行控制。

静态比较器功耗大、失调小;动态比较器则具有体积小、速度快、功耗小等优势,所以一般在开关电容类电路中比较常见,比如ADC 系统。

但是由于动态比较器其失调比较大,会对分辨率造成一定程度的影响。

动态比较器中有一种用于保存信号的重要元件,叫做锁存器,电路晶体管中的沟道长度较短且传输信号比较强时,锁存器的响应速度会比较快。

所以通常在锁存器之前会先设置一级差分放大电路,提前将输入的信号强度放大,从而实现锁存器的快速响应效果。

差分结构能够有效提高信号传输质量,对时钟馈通效应、直流失调电压以及电荷注入效应等都有良好的控制作用。

另外,在电路信号输出端和预放大信号锁存器中都会相应设置具有隔离作用的电路,从而降低回踢噪声对信号传输到输入端或者放大电路过程的影响。

跟正反馈锁存器的失调电压进行对比后可以发现,预防大锁存器的失调电压明显变小,正反馈锁存器在一级差分放大电路的作用下,其失调电压对输入管并没有起到明显的效果。

由此可见,导致动态比较器产生失调电压的主要原因,实际上是由于预存放大器的放大电路信号调整不够准确引起的。

12位高精度低功耗SAR ADC设计

，
ｌｉｎｅａｒｉｔｙｉｓａｄｏｐｔｅｄｔｏｉｍｐｒｏｖｅｔｈｅａｃｃｕｒａｃｙ；Ｉｍｐｒｏｖｅｄｓｅｇｍｅｎｔｅｄｃａｐａｃｉｔｉｖｅｓｔｒｕｃｔｕｒｅｓａｎｄｎｏｎ — ｍｏｎｏｔｏｎｉｃｓｗｉｔｃｈｉｎｇｓｃｈｅｍｅａｒｃｐｒｏｐｏｓｅｄｉｎｏｒｄｅｒｔｏ
，
ａｎｄｄｉｓｔｏｒｔｉｏｎｉｓ６８．５ｄＢａｎｄｔｈｅａｖｅｒａｇｅｃｕｒｒｅｎｔｉｓｌ１．７ｕＡ．Ｋｅｙｗｏｒｄｓ：ＳＡＲＡＤＣ：Ｉｍｐｒｏｖｅｄｓｅｇｍｅｎｔｅｄｃａｐａｃｉｔｉｖｅｓｔｒｕｃｔｕｒｅｓ；Ｎｏｎ— ｍｏｎｏｔｏｎｉｃｓｗｉｔｃｈｉｎｇｓｃｈｅｍｅ；Ｉｍｐｒｏｖｅｄａｓｙｎｃｈｒｏｎｏｕｓｔｉｍｉｎｇ
ｒｅｄｕｃｅｔｈｅａｒｅａａｎｄｐｏｗｅｒｃｏｎｓｕｍｐｔｉｏｎ；Ｄｙｎａｍｉｃｃｏｍｐａｒａｔｏｒｉｓｕｓｅｄｔｏｌｏｗｅｒｔｈｅｓｔａｔｉｃｐｏｗｅｒｃｏｎｓｕｍｐｔｉｏｎ；Ｉｍｐｒｏｖｅｄａｓｙｎｃｈｒｏｎｏｕｓｔｉｍｉｎｇｃａｎｒｅｄｕｃｅｔｈｅｄｅｌａｙｏｆｔｈｅｃｉｔｒｉｃａｌｐａｔｈ．Ｔｈｅｓｉｍｕｌａｔｉｏｎｒｅｓｕｌｔｓｓｈｏｗｔｈａｔ：ｗｈｅｎｓａｍｐｌｉｎｇｓｐｅｅｄｉｓ２００ｋＳ／ｓｔｈｅｅｆｅｃｔｉｖｅｎｕｍｂｅｒｏｆｂｉｔｓｉｓｌ１．１ｂｉｔ．ｓｉｎａｇｌｔｏｎｏｉｓｅ

基于CMOS工艺的10位SAR+ADC的研究与设计

ｒｕｅｓｐｎｒｅｔｎｐ．ｅｅｌｈａｕｃｏＳＲＣ－ｂｅｉｔａｌｇｌｓ５ｓＩｇｎｒ，ｃｒｙＡＡｉＳ２讯ｑｒｈｍｉａｅｈＭｓｎａｔｃａｆＤｓｅｔｓａｅ１ｉｈｅｒｔｉｉｏｌｐｗｒｓａｓｅｅ．ＡＣｗｄｌｕｅｉｔｔｃａａｅｓｃｆｏｅａｄｌｃ，ＳＲｉｉｙｄｓａｈｈｃｒｔｓｏｗｎｍｌｔＡＤｓｅｓｎｌａｃｍｎａｐｃｔｎｄｓｈｉｔｍｎｅｙａｅ，ｉｃｓｐｅｂｂｔｒａｙｌａｏｆｌ，ａｒｅｔａｔｔｎａｐａｅｓｐｌｄａｅ，ｐｉｉｉｓｕｓｎｕｓｏｅｃｓｓｋｐｌｎｕｉｙｙｐｉｕｑａｉｔｎｉｕｒｃｎｏａｄａｃｌｔ，ｅｎｔｔａｏ，ｓｔｌｓｎｅｏｅ．ｎｕｎｚｉｎｔｏｒｎｉｌｏｃｒｔｐｄｙｇｌｃＩｔｐｐｒ１ｂＳＲｉｄｓｎｄｓｇｍｓｅａｉＡＤＣｅｇｅｂｕｎ０ｐＣＳｈｏｇａｄｎａ，ｔＡｓｉｈｉ０ｙ．ｉ６ＭＯｔｎｌｙ２Ｖｅｏｎ．ｃ５ｐｗｒａｅＩｄｓｎｓｅｎｕｉａｏｔｔｉｐｖｔｐｃｉａｄｅｏｏｅｖｌｇ．ｅｇ，ｔｈｉｅｄｐｄｍｒｅｒｉｏｎｓｄｏｔｎｉｏｅｑｓｅｏｏｈｅｓｎｐｆｍｃｅｅｔａａｇｎｌａｐａｄｄｕｕｌｅｄｍｙｔｔｈｉｅｅｕｅｈｎｏｓａＳｍｌｎｈｌｃｃｉｔｚｓｍｓｉｈｎｕｔｒｃｔｅｌｉ．ｅｏｉｔｇｒｉｉｕｗｃｅｑｏｃｄｈｅｎｎｉａｔｒｒａｃｃｕｅｂｓｉｈａｅｅ．ｅｎａｎｃｎｕｔｃｏ－ｅｉｐｆｍｎｅｓｙｔｃｒｉｃＤｆｒｔｔｓｏｄｃｎｅｄｌｙｅｏａｄｗｃｈｇｎｔｉｅｉｒｊｌａａａｐｆｒｈｍｅｓｉｈｇｅｇｉａｄｄｉｈＴｅｉｈｄｒｉｍｌｅｗｔｃｐｎｔｎｈｈｒｎｂｎｗｄ．ｓｔｅｏｅｔｎｉｉｉｏａｏａｉｓａｎａｔｈｗｃｐａｏｃｍａｔｉｐｖｓｃｎｅｉｒｅｌ－ｗｒ－ｌｇＳＲＣＲｇｔｏｐｒｏｍｒｅｔｏｖｒｏａｏｏｐｅｌｖｔｅＡ．ｉｅａｒｏｈｅｓｎｆｏｏｏａＡＤｅｓｒｔｗｗａｄｔｃｎｏｌｉｌｚＤｇｒｔｅｃｎｏｓｔｃｃｉｓｐｆｄｎｄｉｔｌｃｕｌｅｉｅｔｓｒａｄｔｌｏｉｕｉｓｌｉ．ｉａｏｒｏａｔｇｌｇｉｉｔｇｏｎｏｒ，ｅｔｍｉｒｏｈｒｉｅＴｅｌｃｃｉｓｕｔａｓｓｍｅＴｅｌｈｗｔｔｐｃｉｉ１ｂｓｈｗｏｉｕｉｓｌｅｔｅｌｌｈｒｕｓｏｓｔｒｉｏｓｉｈｅｔｍａｄｙｔｅ．ｅｔｈｈｅｓｎ０ｒｉｖｓａｅｔｅｌｉ，ｉｍｌｇｉ１ｓｓｐｗｒｉｔｎｍｒｏｔｎｍｘｕｓｐｎｒｅＭｐａｄｅｄｓａｏｏ３Ｗ．ｓｕｏａｍａｉａｓｍｔｎｏｉｐｉｆｓ

一种应用于1O位SARADC的高精度比较器电路设计

ｐａｐｅｒ．Ｉｔｈａｓｔｈｅｃｈａｒａｃｔｅｒｉｓｔｉｃｓｏｆｈｉｇｈｐｒｅｃｉｓｉｏｎａｎｄｌｏｗｐｏｗｅｒｄｉｓｓｉｐａｔｉｏｎ．Ｔｈｅｄｉｆｆｅｒｅｎｔｉａｌｓｔｒｕｃｔｕｒｅｏｆｔｈｅｐｒｅａｍｐｌｉｆｉｅｒｃｉｒｃｕｉｔｉｍｐｒｏｖｅｓｔｈｅａｃｃｕｒａｃｙｏｆｔｈｅｉｎｐｕｔｓｉｇｎａｌ，ａｎｄｉｔｓｉｓｏｌａｔｉｏｎｅｆｆｅｃｔｒｅｄｕｃｅｓｔｈｅｅｆｆｅｃｔｏｆｋｉｃｋｂａｃｋｎｏｉｓｅａｎｄｌａｔｃｈｏｆｆｓｅｔｖｏｌｔａｇｅ．Ｔｗｏｌｅｖｅｌｄｙｎａｍｉｃｌａｔｃｈｃｉｒｃｕｉｔ

摘
要：提出一种应用于１０位逐次逼近型模数转换器（ＳＡＲＡＤＣ）的高精度比较器，具有精度高、功耗低的特点。该比较器采
用差分结构的前置放大电路，提高输入信号的精度，其自身隔离效果减小了锁存器的回踢噪声和失调电压。动态锁存电路采
Ａｂｓｔｒａｃｔ：Ａｈｉｇｈｐｒｅｃｉｓｉｏｎｃｏｍｐａｒａｔｏｒａｐｐｌｉｅｄｔｏａ１０一ｂｉｔｓｕｃｃｅｓｓｉｖｅａｐｐｒｏｘｉｍａｔｉｏｎａｎａｌｏｇ — ｔｏ — ｄｉｇｉｔａｌｃｏｎｖｅ￣ｅｒ（ＳＡＲＡＤＣ）ｉｓｐｒｅｓｅｎｔｅｄｉｎｔｈｉｓ

一种带自校准的12-bit SAR-ADC设计

一种带自校准的12-bit SAR-ADC设计许卫明;张金萍;刘俐;庄志伟【摘要】逐次逼近型模数转换器(SAR-ADC)相比较于其他类型的ADC,具有结构简单、功耗低、所占面积小等优点,在移动终端、可穿戴设备以及物联网传感器中被广泛使用.但随着科技的进步,应用场景往往会对SAR-ADC的精度提出更高的要求.基于UMC 110 nm CMOS工艺设计了一款采用RC混合结构且带自校准功能的12-bit SAR-ADC,提高了转换精度、减小了电路面积.其自校准结构相比较于传统的SAR-ADC能够在消除比较器失调的同时将误差量化,以此可判断失调是否被校准完毕,从而判断在该工艺下此ADC性能是否满足需求.【期刊名称】《电子与封装》【年(卷),期】2019(019)007【总页数】4页(P20-23)【关键词】模数转换器;RC混合结构;自校准;逐次逼近【作者】许卫明;张金萍;刘俐;庄志伟【作者单位】中科芯集成电路有限公司,江苏无锡214072;中科芯集成电路有限公司,江苏无锡214072;中科芯集成电路有限公司,江苏无锡214072;中科芯集成电路有限公司,江苏无锡214072【正文语种】中文【中图分类】TN4021 引言近年来，随着数字信号处理技术在电子系统上的广泛应用，对CMOS工艺生产的ADC的速度和精度提出了更高的要求，ADC的性能以及实现方式直接影响了整个电路系统处理物理信号的范围以及制作成本，因此一个功耗低、速度快、精度高、面积小的ADC就显得尤为重要[1]。

伴随着半导体技术的发展，目前市面上比较常见的ADC有以下几种：双积分型、闪速型、流水线型、逐次逼近型（SAR）以及∑-Δ型等，它们可以满足精度和速度的不同需求[2]。

逐次逼近ADC（SAR-ADC）具有中等转换速度和精度，同时也具备功耗低、面积小、受工艺参数波动影响小等特点[3]，所以越来越多的应用到很多不同场景。

传统的SAR-ADC中由于存在大规模的二进制电容阵列，会造成很大的面积以及功耗浪费，因此，在实际设计中需要降低电容阵列中的电容数量，比较便捷的方式是采用分段电容阵列或者RC混合结构 [4]。

极低功耗SAR_ADC的设计与研究

极低功耗SAR_ADC的设计与研究随着无线通信技术的发展，对于模拟-数字转换器（ADC）的要求越来越高，特别是在功耗方面。

在移动设备和物联网应用中，低功耗是一个重要的设计指标。

因此，极低功耗的逐次逼近型（SAR）ADC的设计与研究变得尤为重要。

SAR_ADC是一种常用的ADC架构，其将模拟信号与逐次逼近比较器结合，通过逐位逼近的方式将模拟信号转换为数字信号。

与其他类型的ADC相比，SAR_ADC具有较低的功耗和较高的转换精度。

在极低功耗SAR_ADC的设计中，有几个关键的方面需要考虑。

首先是比较器的功耗和速度。

为了降低功耗，可以采用体积小、功耗低的比较器，但这可能会牺牲速度。

因此，在设计过程中需要权衡功耗和速度的平衡。

其次，电源电压的选择也是一个关键因素。

低功耗ADC通常使用较低的电源电压，以降低功耗。

然而，较低的电源电压可能会导致动态范围的降低和噪声的增加。

因此，需要在电源电压和性能之间找到最佳的折衷。

另外，时钟频率的选择也是一个重要的考虑因素。

较高的时钟频率可以提高ADC的速度，但同时也会增加功耗。

因此，需要根据具体应用需求选择适当的时钟频率。

此外，采样保持电路的设计也是极低功耗SAR_ADC中的关键环节。

采样保持电路用于将模拟信号保持在一段时间内，以便进行逐次逼近转换。

为了降低功耗，需要设计高效的采样保持电路，以减少能量损耗。

最后，模拟前端的设计也需要考虑功耗因素。

选择合适的运放和滤波器，以及优化前端电路的功耗，可以进一步降低整体ADC的功耗。

综上所述，极低功耗SAR_ADC的设计与研究是当前研究热点之一。

在设计过程中需要综合考虑比较器的功耗和速度、电源电压选择、时钟频率选择、采样保持电路设计以及模拟前端的功耗优化等因素。

通过合理的设计和优化，可以实现功耗极低的SAR_ADC，满足移动设备和物联网应用对于低功耗高性能ADC 的需求。

应用于14bitSARADC的高精度比较器的设计_陈幼青

28卷　第6期2011年6月微电子学与计算机MICROELECT RONICS &COM PUTE RV ol .28　N o .6June 2011收稿日期:2010-08-20;修回日期:2010-11-01基金项目:福建省自然科学基金重点项目(2007J0003);福建省自然科学基金(2009J05143);福建省新世纪优秀人才支持计划项目(XSJRC2007-26)应用于14bit SA R ADC 的高精度比较器的设计陈幼青,何明华(福州大学物理与信息工程学院,福建福州350000)摘　要:基于预防大锁存理论,设计了一款带有三级前置运算放大器和latch 再生电路的高精度比较器.为了实现高精度,采用了输入失调储存(IOS )和输出失调储存(O OS )级联的消失调方法,有效降低了比较器的输入失调电压.传统的比较器动态失调测试方法非常耗时,为此采用新的带负反馈网络的动态失调测试电路,从而大大提高了比较器的设计和仿真效率.Hhnec CZ 6H (0.35μm )工艺下,仿真表明,比较器能够分辨的最小信号为33.2μV ,满足14bit SA R AD C 对比较器的性能要求.关键词:SA R ;比较器;动态失调测试电路中图分类号:T N432 文献标识码:A 文章编号:1000-7180(2011)06-0109-04Design of High -esolution Comparator Applied in 14bit SAR ADCCHEN You -qing ,H E M ing -hua(College o f Phy sics and Info rmatio n Engineering ,Fuzhou Unive rsity ,F uzhou 350000,China )A bstract :Based on preamplifie r -la tch theo ry ,a high -re so lutio n co mpa rato r w ith three pre -amplifier s and a la tch is presented .In or der to achieve hig h -resolution ,bo th IO S and OO S offset cancella tion technique is used ,w hich suc -cessf ully decreases the input offset vo ltag e .T he traditio nal dy namic o ffset test me tho d is time co nsuming ,so a new dy namic o ffse t te st bench containing a negative feedback loop is adopted ,w hich efficiently speeds up the desig n and simulatio n .T he simulatio n r esults show that comparato r can distinguish 33.2μV under hhnec CZ6H (0.35μm )process .It is suitable fo r the 14bit SA R ADC .Key words :SA R ;comparato r ;dy namic o ffse t te st bench1　引言SA R 型ADC 具有中等速度、中等精度、低功耗、低成本等综合优势[1-2],在工业测控仪器、医疗成像设备、安防安检系统等中低速数据采集和信号处理系统中具有广泛的应用,此外,还可作为ADC IP 核广泛应用于SoC 中[3].比较器是SA R ADC 的关键模块,它在很大程度上直接影响了AD 转换器的各项性能参数,如速度、精度、功耗等.对于12bit 以上的SA R 型ADC ,除了要进行数字校准之外,对比较器的结构设计、输入失调电压处理提出了更大的挑战.14bit SAR ADC 要求比较器的分辨率达到16bit 以上.为了达到16bit 的比较精度,同时满足整个ADC 200kS /s 的速度要求,比较器采用了带三级前置运算放大器和latch 再生电路的比较器结构,同时采用输入失调储存和输出失调储存级联的消失调技术.2　比较器的电路结构和输入失调电压处理传统的比较器有运放结构的开环比较器和latch 锁存再生的闭环比较器.运放结构的比较器具有有精度较高、失调电压较小等优点[4],对小信号响应速度快,但对于大信号响应速度慢,输出电压与时微电子学与计算机2011年间成负指数关系.Latch 比较器对小信号响应慢,但由于使用了正反馈,对大信号响应速度比较快,输出电压与时间成正指数关系,但它的失调电压较大,容易受噪声干扰,对于14bit 的SA R 型ADC ,比较器单独使用运放结构的比较器或者latch 锁存比较器,都无法达到要求,因此需要将两种比较器结构级联,即预放大锁存比较器结构[5-6].预放大级对输入信号逐级放大,当信号被放大到Latch 再生电路能够有效识别的幅度时,Latch 电路再通过正反馈将信号迅速放大到数字电路能够有效识别的幅度.此外,比较器输入端与latch 再生电路通过前置运放进行隔离,有效降低了latch 再生电路回程噪声的影响[7].对于高精度A DC ,比较器通常要进行消失调处理.latch 级的失调电压一般在50～100mV ,运放的失调电压大约为5～20mV .latch 级的失调电压除以预防大的增益后,等效到比较器输入端的失调电压变得很小.因此,对于此种电路结构,主要是要消除运放的失调电压的影响.常用的失调电压消除方法有两种,一种是输入失调储存(IOS ),一种是输出失调储存(OOS )[6].IOS 是将失调电压储存在输入耦合电容上,OOS 是将失调电压储存在输出耦合电容上.Latch 级的失调电压通常比较大,常常要求前面预放大级的增益足够大,但是IOS 的速度相对比较慢,而OOS 中的预放大级增益不能太大,否则电容上的电压饱和后无法反映失调电压的真实大小.鉴于此,同时考虑速度问题,采用三级前置运放,这样可以将增益分配到各个运放,每个运放的增益都不需要太大[8],同时采用输入失调存储和输出失调存储级联的办法消除输入失调电压的影响,如图1所示.图1　比较器的结构图1中,op1、o p2、op3是三个前置运算放大器,增益大小分别设为A 1,A 2和A 3;C 1和C 2是失调校准电容.失调校准时,开关组S1断开,S2、S3、S4开关组闭合,此时比较器输入共模电平,op1的差分输入是V os1,差分输出是V o1;op2的差分输入是V os2和V o2,差分输出是V o2;o p3的差分输入是V os3和V o3,差分输出是V o3,那么,V o1=V os1(-A 1)(1)(V o2+V os2)(-A 2)=V o2(2)(V o3+V os3)(-A 3)=V o3(3)正常工作时,开关组S2、S3、S4断开,S1闭合,op1的差分输入是V os1和需要比较的信号V i ,差分输出为V o1′;op2的差分输入是V os2和V i2,差分输出是V o2′;o p3的差分输入是V os3和V i3,输出是V o3′;此时第一级到第三级的增益变为A 1′,A 2′,A 3′.那么,V o1′=(V os1+V i )(-A 1′)(4)V o2′=(V os2+V i2)(-A 2′)(5)V o3′=(V os3+V i3)(-A 3′)(6)由于正常工作的时候,op2和op3的输入是高阻节点,因此C 1和C 2上的电荷保持不变,因此有,V o1-V o2=V o1′-V i2(7)V o2-V o3=V o2′-V i3(8)由以上八个式子可求得ΔV os3=V i3+V os3-V i A 1′A 2′=(A 1′-A 1)A 2′V os1+A 2′-A 21+A 2V os2+11+A 3V os3(9)对于整个比较器系统,关注的是消失调处理后第三级运放输入端的残余输入失调电压,由上式可知,由于增益变化使得第一和第二级运放的输入失调电压未消除干净.考虑latch 级的失调电压和开关注入到电容上的失调电荷(设开关注入到C 1和C 2上的失调电荷分别为ΔQ 2、ΔQ 3),将残余输入失调电压等效到第一级运放的输入端,可得ΔV os ,eq =A 1′-A 1A 1′V os1+A 2′-A 2(1+A 2)A 1′A 2′V os2+1(1+A 3)A 1′A 2′V os3+V osL A 1′A 2′A 3′+ΔQ 2A 1′C 1+ΔQ 3A 1′A 2′C 2(10)由上式可知,暂不考虑增益变化的影响,消失调处理后,比较器残余的等效输入失调电压主要受第三级运放、la tch 的失调电压和开关注入到电容上的失调电荷的影响.对于第二级运放,既有输入失调存储,又有输出失调存储.级联处理后,第二级运放的输入失调电压被消除干净,而第三级运放和latch 级的失调电压除以增益A 1′A 2′A 3′,等效到输入端失调电压变得很小.考虑DAC 输入到比较器的最后一次比较信号110　第6期陈幼青,等:应用于14bit SA R ADC 的高精度比较器的设计的幅度,若与消失调处理时加的共模电平相差比较大,第二级运放由于增益变化造成的残余失调电压除以分母的增益,值很小,可以忽略不计.但是,第一级运放由于增益变化造成的残余失调电压对于高精度比较器来说,是最致命的影响因素,要求第一级运放运放的版图设计高度对称,并且使用大尺寸管子,减小失配,或者处理DAC 的输出信号幅度,减小增益变化的影响.3　比较器的电路设计SA R ADC 的参考电压为2.5V ,对比较器精度的要求为16bit ,那么,1/2LSB ≈38μV ,latch 级的失调电压大约为50～100m V ,设latch 失调电压100mV ,并考虑余量设计,要达到相应的比较精度,将前置运放的总增益设为80dB ,因为第一运放要对小信号进行快速响应,带宽设计比较大,但增益比较小,设为20dB ,后两级都为30dB ,并考虑latch 再生时产生的回程噪声,第二、三级采用casco de 结构,由于中间隔离了两个运放,回程噪声对第一级运放的影响很小,且考虑DAC 的输出信号幅度,第一级运放就不采用cascode 结构.运放都采用了带弱正反馈的电路结构,输出端增加了过驱动恢复开关,如图2所示,其中图(a )是第一级运放结构,图(b )是第二、三级运放结构.图2　前置运算放大器的电路结构图3是latch 再生电路和输出波形整形电路.La tch 再生电路是两个反相器首尾连接的电路结构,并通过时钟控制来实现采样和再生两个工作状态.Latch 采样时,开关S3和S4断开,S1和S2闭合,预防大级输出的信号输入到latch 再生电路的输入节点上,再生锁存时,S1和S2打开,S3和S4闭合,latch 电路迅速锁存再生,然后通过钟控SR锁存器和反相器进行输出波形整形.图3　latch 再生电路和钟控S R 锁存器4　比较器的输入失调电压仿真和结果分析比较器的工作过程可分为消失调处理和正常比较两个阶段,比较器的输入失调电压包括静态失调电压,如管子的阈值电压失配造成的DC 失调,以及动态失调电压,如开关电荷注入等,因此,无法像传统的运放结构比较器那样进行DC 扫描,从而得到输入失调电压.这种动态比较器的输入失调电压通常只能通过瞬态仿真,一次又一次的尝试,看比较器能够分辨的最小信号为多少,这种逐次逼近的测试方法,在多个corner 仿真和参数扫描时,工作量非常大,仿真效率很低.为了提高仿真效率,采用带负反馈网络的动态失调测试电路.图4是测试电路原理图.差分放大器将比较器的输出信号“0”和“1”信号转为“-1”和“1”信号,从而改变积分器的积分方向,即,积分器的输出信号的斜率的正负,积分器的输出信号加到比较器的负端,差分放大器和积分器构成了负反馈网络,通过负反馈使整个测试系统最终达到平衡状态.这样,只要仿真一次就可以获得比较器的输入失调电压.平衡时,积分器的输出信号必然穿越让比较器输出发生翻转的实际阈值电压,此时,积分器输出信号与比较器的正端输入信号的差值的平均值,就是比较器的等效输入失调电压.比较器的失调电压是由于电路元件的失配造成的,这种失配通常是随机的,在流片前,无法测出真正的失调电压,因此,动态失调电压测试前,可以先用M onte carlo 方法将运放的DC 失调电压范围测出来,然后系统失调仿真时,通过人为加等效的直流电压源模拟前置运放和latch 的失调电压.图5是比较器在M OS 工艺的co rner 为ss ,电容为tt mip ,直流电压源变化10%,即5.5V ,温度为-40℃情况下的的比较器输入失调电压仿真结果,该情况是多个corner 仿真、电源电压和温度参数扫描最坏的一111微电子学与计算机2011年种情况,由图示可知,该情况下比较器消失调处理后残余的等效输入失调电压为33.2μV ,满足精度要求.图4　钟控比较器动态失调测试电路图5　比较器输入失调电压仿真结果5　结束语通过采用三级前置运算放大器和latch 再生电路的比较器结构以及输入失调储存和输出失调储存级联的消失调技术,实现了高精度要求.带负反馈网络的动态失调电压测试电路有效提高了设计和仿真效率.仿真表明,比较器能够分辨的最小信号为33.2μV ,满足14bit SAR ADC 对比较器的精度要求,但是比较器的速度只有30M H z ,可以进一步优化设计,实现高速高精度,扩大比较器的应用范围.参考文献:[1]裴晓敏.8通道10b 的R -C 混合式SA R A DC 的设计[J ].现代电子技术,2008(9):83-85.[2]陈娟娟,钟德刚,徐静平.用于便携式设备的12位低功耗SA R A /D 转换器[J ].微电子学,2008,38(3):401.[3]Lo ng Sha nli ,W u Jianhui ,Xia Xiao juan ,et al .A 1.8-V 3.1mW succe ssiv e approx imation A DC in system -on -chip [J ].A nalog Integ ra ted Circuits a nd Sig nal P ro -cessing ,2008,56(3):205-2011.[4]冯楚华,陶建中,于宗光.一种用于数字功放的低功耗宽输入电压比较器[J ].微电子学与计算机,2008(11):109-112.[5]殷湛,郭立,杨吉庆.一种用于流水线A DC 的高速电压比较器[J ].微电子学与计算机,2006(2):182-184.[6]孙彤,李冬梅.一种0.2-mV 20-M H z 600-μW 比较器[J ].微电子学,2007,37(2):270-272.[7]李亮,臧佳锋,徐振,等.高速低功耗钟控比较器的设计[J ].半导体技术,2008,33(1):11-13.[8]林武平,郭良权,于宗光.新型高速低功耗动态比较器[J ].半导体技术,2008,33(12):1119-1120.作者简介:陈幼青　女,(1983-),硕士研究生.研究方向为模拟集成电路设计.何明华　男,(1971-),博士,教授.研究方向为嵌入式系统与系统级芯片设计.(上接第108页)[7]鲁云平,宋军,姚雪梅.基于免疫原理的网络入侵检测算法改进[J ].计算机科学,2008,35(9):116-119.[8]蔡涛,鞠时光,仲巍,等.面向存储安全系统的新型人工免疫算法[J ].计算机科学.2008,35(8):60-63.[9]陈云芳,王汝传.基于免疫算法的分类器设计[J ].计算机科学,2008,35(12):133-135.[10]陈君波,叶庆卫,周宇,等.一种新的混合变异粒子群算法[J ].计算机工程与应用,2007,43(7):59-60.作者简介:许小润　女,(1982-),硕士.研究方向为数字图像处理、模式识别.吴贵芳　男,(1978-),博士,副教授.研究方向为数字图像处理、模式识别.张庆华　男,(1964-),硕士,高级工程师.研究方向为机器视觉.112。

ADC中高速比较器的设计文献综述

---------------------------------------------------------------范文最新推荐------------------------------------------------------ ADC中高速比较器的设计+文献综述摘要模数转换器(ADC)作为模拟电路和数字电路之间的转换电路，是众多电子类产品的重要模块。

随着视频、通讯等技术的迅速发展，高速、中分辨率ADC 的需求日益增长。

比较器作为ADC的关键模块，其速度、功耗等性能对整个转换电路的速度和功耗都有着至关重要的影响。

本论文基于预放大再生理论，采用SMIC 1.2V 0.065μm CMOS工艺，设计了一种适用于SAR ADC 的高速低功耗比较器电路，并进行了版图设计。

该比较器由前臵预放大级、锁存级和输出级构成。

前臵放大器的引入提高了比较器的速度，并降低了锁存器的失调电压。

同时采用均衡补偿技术，有效地抑制了回馈噪声。

电路的仿真均是在Cadence环境中进行。

仿真结果显示，在1.2V电源电压条件下，当时钟频率为1GHz1 / 22时，比较器功耗为0.3936mW，失调电压在-0.3mV到0.1mV之间。

比较器能够满足SAR ADC的性能要求。

8668关键词CMOS比较器预放大正反馈锁存器回馈噪声毕业设计说明书（论文）外文摘要TitleDesign of high speed low power comparator for ADCsAbstractAnalog-to-digital converters (ADCs) are important building blocks in many electronic products. The requirements for high-speed, medium-resolution ADC keep growing with the rapid development of video and communication technology. The speed and power consumption of the ADC is critically affected by the speed, power consumption and other properties of the comparator, which is a key module of the ADC.---------------------------------------------------------------范文最新推荐------------------------------------------------------The thesis is based on pre-amplification and regeneration theories. The high speed low power comparator is designed for SAR ADCs. And it's designed in the SMIC 0.065μm CMOS process with a supply voltage of 1.2V. The comparator is formed with a pre-amplifier stage, a latch stage and an output stage. The speed is improved and the offset voltage is reduced both by the pre-amplifier, and the kickback noise is inhibited by the neutralization technique.一般地，电子类产品的控制信号与处理信号是数字信号，而现实世界存在的以及电子产品间的通信信号为连续变化的模拟信号，这就需要将模拟信号转换为可以被处理的数字信号。

10位10MHz自校准SAR_ADC设计

10位10MHz自校准SAR_ADC设计自校准是现代电子系统设计中的重要技术之一，它可以提高系统的稳定性和准确性。

而SAR_ADC（逐次逼近式寄存器型模数转换器）作为一种常用的模拟数字转换器，在许多应用中发挥着重要作用。

本文将介绍一种10位10MHz自校准SAR_ADC的设计。

首先，我们需要了解SAR_ADC的基本原理。

SAR_ADC是一种逐次逼近式模数转换器，它通过逐次调整比较器的参考电压和DAC（数模转换器）的输出来逼近输入信号的模拟电压。

在每次逼近过程中，比较器会将输入信号与参考电压进行比较，并将比较结果输入给逻辑电路。

逻辑电路会根据比较结果调整DAC 的输出，从而逼近输入信号的模拟电压。

最终，DAC的输出值就是输入信号的数字表示。

为了实现自校准，我们需要添加校准电路和控制逻辑。

校准电路可以根据已知的参考电压和已知的输入信号，通过比较器和DAC的输出，计算出比较器和DAC的误差，并将误差值送回控制逻辑。

控制逻辑会根据误差值调整比较器的参考电压和DAC 的输出，以校正比较器和DAC的误差。

通过多次校准过程，SAR_ADC的准确性和稳定性将得到显著提高。

在10位10MHz的设计中，关键是要保证高精度和高速率。

为了实现高精度，我们可以使用高精度的比较器和DAC，并增加比较器的位数。

为了实现高速率，我们可以优化控制逻辑和校准算法，使其能够在10MHz的采样率下完成校准和转换过程。

此外，我们还可以采用一些技术手段来进一步提高SAR_ADC的性能。

例如，我们可以使用电流平衡技术来降低比较器和DAC的误差，使用自适应校准算法来动态调整校准过程，以适应不同的工作条件。

同时，我们还可以使用电源抑制技术来降低电源噪声对转换精度的影响。

综上所述，10位10MHz自校准SAR_ADC的设计是一个复杂而关键的任务。

通过合理选择器件和优化设计，结合适当的校准算法和技术手段，我们可以实现高精度和高速率的SAR_ADC。

基于40_nm_CMOS工艺的高速SAR_ADC的设计_

图1 SAR ADC的基本架构最后当每一位都比较完成后，DAC的输出电压将收敛到与输入信号相差不超过1/2 LSB（1LSB=V FS/2N）的范围，比较器的每一位输出码组成最终的N位输出码。

本设计采用了非2进制冗余DAC技术、静态锁存比较器、基于锁存器的SAR逻辑控制电路，在CMOS工艺下实现了12 bit的高速SAR ADC的设计。

1 DAC的设计DAC为非二进制传统电容阵列，阵列基底小于2。

根据式（1），如果利用位电容来实现12位ADC，则基底至少为1.8772发生在量化编码为0111输入信号在此冗余范围终都能被准确地表示，应的冗余范围内，最终就能正确完成量化2 SRA ADC的工作原理在采样阶段，采用下极板采样的方式出端接共模电压V_CM图2 本设计的SAR ADC结构图图3 本设计中用到的静态锁存比较器图4 SAR逻辑结构图号V ip和V in，此时差分DAC输出端的电荷：（2）（3）为了减小采样开关的非理想效应，先将V CM开关断开，再将自举采样开关断开，完成对输入信号的采样。

采样完成后即进行第一次量化。

以差分DAC的P端为例，首先将上极板从共模电平V CM断开，然后将除MSB 电容外所有电容的下极板切换到V refb，MSB电容下极板切换到V refb，DAC建立完成即进行第一次比较，此时，上极板电荷：（4）互补DAC的N端的切换方式和P端相反，其切换后（5）可得第一次比较时（7）（8）其中定义模拟权重：假设第一次比较结果D12=1，即V X P<V X N，则P端D A C的M S B电容下极板接V r e f保持不变，将MSB-1电容从V refb切换到V refb，V XP=V CM-V ip+V reft · (ω12,p,a+ω11,p,a)+V refb · (1-ω12,p,a-ω11,p,a )。

互补DAC端MSB电容下极板接V reft保持不变，并将MSB-1电容下极板从V refb切换到V reft，V XN=V CM-V in+V refb ·(1-ω12,n,a-ω11,n,a )+V refb · (ω12,n,a+ω11,n,a)。

基于CMOS工艺的低功耗SAR ADC设计

基于CMOS工艺的低功耗SAR ADC设计基于CMOS工艺的低功耗SAR ADC设计摘要：随着物联网、5G通信等应用不断发展，对于低功耗高精度的模拟-数字转换器（ADC）需求也日益增加。

本文主要研究了基于CMOS工艺的低功耗逐次逼近型（SAR）ADC设计。

首先介绍了ADC的基本原理和工作模式，然后详细讲解了SAR ADC的原理及其与其他ADC的对比。

接着提出了低功耗的设计方法，包括降低比较器功耗、减小电容和最优控制电压等。

最后，以55nm CMOS工艺为例，设计了一个12位分辨率、采样率100kS/s的SAR ADC，并进行了仿真验证。

结果表明，该ADC的功耗仅为305nW，相较于传统的SAR ADC设计，具有显著的功耗优势。

因此，该设计方法可为减少ADC功耗提供一个重要的思路。

关键词：ADC；SAR ADC；CMOS工艺；低功耗；比较器；电容1. 引言模拟-数字转换器是一类重要的电路，主要用于将模拟信号转换为数字信号。

在现代电子技术应用中，模拟-数字转换器广泛应用于通信、控制、传感等领域。

其目的是将不同方法和源产生的不同物理变量转化为统一的数字信号，实现数字化处理和信息通信。

随着技术的发展，对于低功耗高精度的模拟-数字转换器（ADC）需求也越来越大。

低功耗的ADC不仅能延长电池寿命，还能减少热的产生，从而有利于系统可靠性和稳定性。

而逐次逼近型（SAR）ADC则是一种逐步逼近法的ADC，具有采样速度快、抗噪声能力强、结构简单等优点，因此成为了低功耗ADC设计的主流。

本文的主要研究内容是基于CMOS工艺的低功耗SAR ADC设计。

首先介绍了ADC的基本原理和工作模式，然后详细讲解了SAR ADC的原理及其与其他ADC的对比。

接着提出了低功耗的设计方法，包括降低比较器功耗、减小电容和最优控制电压等。

最后，以55nm CMOS工艺为例，设计了一个12位分辨率、采样率100kS/s的SAR ADC，并进行了仿真验证。

基于SAR ADC的CMOS温度传感器的设计的开题报告

基于SAR ADC的CMOS温度传感器的设计的开题报告一、研究背景和意义随着现代电子技术的不断发展，智能物联网技术的应用越来越广泛。

温度传感器是智能物联网技术中不可或缺的核心组件之一，主要用于测量物体的温度。

因此，温度传感器的性能对于智能物联网系统的安全性和性能十分重要。

对于温度传感器而言，精度、灵敏度和功耗都是评价其性能的重要指标之一。

传统的温度传感器一般采用热敏电阻或热电偶等技术，这些技术价格较高，同时在实际应用中也存在一些局限性。

基于SAR ADC（逐级逼近寄存器型模数转换器）的温度传感器具有精度高、灵敏度高、功耗低等优点，对于实现大规模集成、低成本的温度传感器具有重要意义。

二、国内外研究现状近年来，基于SAR ADC的温度传感器的研究逐渐受到了广泛关注。

目前，国内外已有许多学者对基于SAR ADC的温度传感器进行了研究和探讨。

例如，国外学者Murugavel Raja等人提出了一种基于SAR ADC的高精度温度测量电路，该电路的精度在温度范围内几乎不受电源和工艺变化的影响。

另外，国内学者赵宣娇等人提出了一种基于SAR ADC的隐式电容温度传感器，该传感器采用由动态比较器和SAR ADC组成的结构，可实现高速、高分辨率、高灵敏度的温度测量。

三、研究目标和内容本研究的主要目标是设计一种基于SAR ADC的CMOS温度传感器。

具体的研究内容包括：1. 分析SAR ADC的工作原理，并研究其在温度传感器中的应用；2. 设计基于SAR ADC的温度传感器电路，并进行仿真设计；3. 分析并验证温度传感器电路的性能，包括精度、灵敏度和功耗等指标；4. 优化温度传感器电路，提高其性能指标，并进行测试验证。

四、研究方法和技术路线本研究采用理论分析和仿真设计相结合的方法，通过对SAR ADC工作原理的深入研究和分析，设计出基于SAR ADC的CMOS温度传感器电路，并进行仿真测试；通过仿真测试数据的分析和优化，不断提高温度传感器的精度、灵敏度和功耗等指标。

应用于生物电信号检测的低功耗SAR ADC电路设计

ＳＡＲＡＤＣ结构包括ＤＡＣ电容阵列、比较器、数字逻辑
第１１期陈磊，等：应用于生物电信号检测的低功耗ＳＡＲＡＤＣ电路设计６５
Байду номын сангаас
三个部分，图１为１０位ＳＡＲＡＤＣ的结构示意图。其中电容网络作为采样保持电路和ＤＡＣ电容阵列，因此ＡＤＣ不需要单独的采样保持电路，为了获得好的精确度，ＡＤＣ采用全差分结构。假如Ｖｉｐ＞Ｖｉｎ，则ＤＡＣＰ（比较器正端输入）的电压大于ＤＡＣＮ（比较器负端输入）的电压，比较器输出为１，反之输出为０，得到最高位数字码；然后通过数字逻辑控制ＤＡＣ电容二进制切换，改变权重，比较器开始二次比较，得到次高位数字码。该过程一直重复直到ＬＳＢ被判决。最后，将每步切换的结果并行同步输出，完成采样值的数据转换。
６４传感器与微系统（ＴｒａｎｓｄｕｃｅｒａｎｄＭｉｃｒｏｓｙｓｔｅｍＴｅｃｈｎｏｌｏｇｉｅｓ）２０２０年第３９卷第１１期ＤＯＩ：１０．１３８７３／Ｊ．１０００—９７８７（２０２０）１１—００６４—０３
应用于生物电信号检测的低功耗ＳＡＲＡＤＣ电路设计
陈磊，李天望
０引言近几年来，应用在生物医学上的便携式、可穿戴式以及
植入式无线传感设备正在快速发展，而这些可移动小型化的检测系统需要有很强的续航能力。模数转换器（ＡＤＣ）将采集到的模拟信号转换为数字信号，是监测系统最核心的模块之一［１，２］。生物电信号采集系统中的ＡＤＣ采样频率通常低于１ＭＨｚ以下，需要８～１２位的中等精度和极低的功耗。由于逐次逼近型模数转换器（ＳＡＲＡＤＣ）通常被用在中速和中等分辨率下，具备低功耗、面积小和随着工艺的进步，功耗变得更小的优势，因此成为低功耗生物医学电信号检测系统的最优选择。

12位高精度低功耗SAR ADC设计

12位高精度低功耗SAR ADC设计李晓兴;杨丽娟;杨靖文【摘要】本文基于华润上华0.18um CMOS工艺，设计了一款200kS/s、12bit 高精度低功耗逐次逼近型模数转换器(Successive Approximation Register ADC,SAR ADC)。

本文采用线性度高的栅压自举开关提高精度；采用改进型分段电容结构，并提出非单调开关切换方案，减小了面积和功耗；采用动态比较器减小功耗；采用改进异步时序，减小关键路径延时。

前仿结果表明：在200kS/s采样速率下有效位数为11.1bit，信号噪声失真比为68.5dB，平均电流11.7uA。

%A 200kS/s, 12bit high precision low power SAR ADC is designed in this paper using CSMC 0.18um process. Bootstrapped switch with high linearity is adopted to improve the accuracy; Improved segmented capacitive structures and non-monotonic switching scheme are proposed in order to reduce the area and power consumption; Dynamic comparator is used to lower the static power consumption; Improved asynchronous timing can reduce the delay of the critical path. The simulation results show that: when sampling speed is 200kS/s, the effective number of bits is 11.1bit, signal to noise and distortion is 68.5dB and the average current is 11.7uA.【期刊名称】《电子世界》【年(卷),期】2016(000)024【总页数】3页(P15-16,18)【关键词】逐次逼近型模数转换器;改进分段电容结构;非单调开关切换;改进异步时序【作者】李晓兴;杨丽娟;杨靖文【作者单位】东南大学信息科学与工程学院;东南大学信息科学与工程学院;东南大学信息科学与工程学院【正文语种】中文逐次逼近型模数转换器（SAR ADC）以其低功耗、小面积、结构简单等优点被广泛应用于现代超大规模集成电路与片上系统中，此外，SAR ADC功耗随采样速率而改变，这对于低功耗应用或者不需要连续采集数据的应用非常有利[1]，因而，开展高精度低功耗SAR ADC的研究与设计，对低功耗的系统设计和应用具有重要意义。

一种12bit CMOS全差分SAR ADC

一种12bit CMOS全差分SAR ADC【摘要】本文设计一种12bit CMOS全差分SAR ADC，分析了其电路原理和结构，阐述各部分电路对ADC性能的影响，提出新型DAC_SUB电阻串和时间自调节比较器结构，并推算VCM抖动对电路的影响。

基于TSMC 0.18μm 1.8V/3.3V CMOS工艺，采用全差分阻容混合式结构，实现ADC设计。

本设计ADC的核心版图尺寸为390um×780um，测试结果显示，在1MS/s采样率下，当输入信号频率为31.37kHz时，该ADC的ENOB达到10.76Bit，功耗约为2mW。

【关键词】A/D转换器；逐次逼近；全差分；阻容混合；自调节比较器Abstract：A 12 bit CMOS fully differential SAR ADC is presented in this paper.The principle and structure of the circuit are analyzed，and the impact of each part of the circuit on the properties of the ADC was mentioned.The new type of DAC_SUB resistor string and self adjusting comparator structure was put forward.The influence of VCM jitter on the circuit was calculated.Based on TSMC 0.18 μm 1.8V/3.3V CMOS process，the fully differential resistor capacitor hybrid structure was adopted in order to realize the ADC circuit design.The device occupied a layout area of 390um×780um.Test results show that under 1 Ms/s sampling rate，when the frequency of input signal is 31.37kHz，the ENOB is 10.76 bit，and the power consumption is about 2mW.Key words：A/D converter；successive approximation；fully-differential；resistance capacity hybrid；self_adjusting comparator1.引言随着数字电路技术和通信技术的快速发展，用数字电路处理模拟信号的应用日益广泛，A/D和D/A转换器在模拟系统和数字处理系统界面起着桥梁的作用。

应用于14bit SAR ADC的高精度比较器的设计

应用于14bit SAR ADC的高精度比较器的设计
陈幼青;何明华
【期刊名称】《微电子学与计算机》
【年(卷),期】2011(28)6
【摘要】基于预防大锁存理论,设计了一款带有三级前置运算放大器和latch再生电路的高精度比较器.为了实现高精度,采用了输入失调储存(IOS)和输出失调储存(OOS)级联的消失调方法,有效降低了比较器的输入失调电压.传统的比较器动态失调测试方法非常耗时,为此采用新的带负反馈网络的动态失调测试电路,从而大大提高了比较器的设计和仿真效率.Hhnec CZ6H(0.35μm)工艺下,仿真表明,比较器能够分辨的最小信号为33.2μV,满足14 bit SAR ADC对比较器的性能要求.
【总页数】4页(P109-112)
【关键词】SAR;比较器;动态失调测试电路
【作者】陈幼青;何明华
【作者单位】福州大学物理与信息工程学院
【正文语种】中文
【中图分类】TN432
【相关文献】
1.一种应用于10位SAR ADC的高精度比较器电路设计 [J], 徐韦佳;施琴;田俊杰;李延标
2.应用于14位流水线ADC的高精度比较器电路设计 [J], 徐韦佳;田俊杰;李延标
3.一种应用于10位SAR ADC的高精度比较器电路设计 [J], 王俊博
4.一种应用于10位SAR ADC的高精度比较器电路设计 [J], 王俊博
5.用于16 bit SAR ADC的高精度比较器的设计 [J], 侯斌;莫亭亭
因版权原因，仅展示原文概要，查看原文内容请购买。

1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。

适用于SAR ADC的CMOS比较器的设计
广泛应用于从模拟信号到数字信号的转换过程当中。

在模一数转换过程中，经过采样的信号经过比较器以打算模拟信号输出的数字值。

比较器可以比较一个模拟信号和另外一个模拟信号或参考信号的大小。

比较器大都采纳开环模式，这种开环结构不必对照较器举行补偿，同时，未举行补偿的比较器可以获得较大的带宽和较高的频率响应。

然而因为MOS 器件的失配误差，以及的增益和速度之间的互相制约，使得在一定工艺条件下同时实现比较器的高速和高精度十分困难。

本文提出一种带时钟控制的可再生比较器，适用于在时光上离散的信号。

此设计在传统的前置预放和锁存器级联的理论基础上，通过引入交错耦合负载、复位和钳位技术，与文献相比，实现了更高的速度和相对较高的精度。

2 比较器结构与设计
该比较器的结构简化1所示。

它由两级结构相同的前置放大器和一级带有复位再生的高速锁存器组成，每一级中都带有一个内置正反馈的设计。

前置放大器使输入的变幻足够大，并且将其加载到锁存器的输入端，这样获得的最佳特性。

2.1 前置放大器的设计及优化
传统的前置放大器结构2所示，这种内置正反馈比较器由一个差分输入对，一个伪源和一对交错耦台负载组成，负载衔接成差分的模式。

M1和M2组成差分输入对，M3、M33、M4、M44组成带有正反馈的负载，以提高电路的增益，这个正反馈单元电路可以通过调节M3、M4和M33、M44管的宽长比(W／L)来形成弱正反馈或强正反馈。

2.2 前置放大器电路中的正反馈分析
正反馈是通过衔接到M3和M4的源一漏极的并联反馈。

其比较的工作过程为：差分输入信号加到NMOS对管M1和M2的栅极，假设一端加正
第1页共4页。