七进制加法计数器电路设计

信 息 工 程 分 院

课题名称：集成计数器及其应用

班级：14电子信息工程技术1班

学生姓名：邱荣荣

学 号： 18

指导教师：王连英

完成时间：2015年5月19日

设 计 报

告

七进制计数器电路设计

1.设计要求

a.分别采用反馈清零和反馈置数的方法

b.用同步十进制加法计数器74LS160(或同步4位二进制加法计数器74LS161)、三3输入与非门74LS10、4511、共阴七段数码LED 显示器设计七进制计数器。

2.设计原理

a.使用4位同步二进制计时器74LS161设计反馈清零加法计数器

由74LS160是模16加法计数器、M=16，要设计制作的是七进制加法计数器、N=7，M>N ，需一块74LS161,且74LS161具有异步清零(低电平有效)功能。 从初始状态开始，七进制加法计数器的有效循环状态:0000、0001、0010、0011、0100、0101、0110等七个。其最后一个，在下一个状态所对应的数码是:0111。所以，异步清零的反馈数210)0110()7(===N S N 。利用74LS161的异步清零(低电平有效)功能有,反馈数012Q Q Q CR =。据此有反馈清零法，由74LS161七进制加法计数器循环转换状态换图2.1.1所示，仿真电路如图2.1.2所示。

2.1.1 反馈清零七进制加法计数器循环转状态换图

b.使用4位同步二进制计时器74LS161设计反馈置数加法计数器

对于74LS161而言，取七进制加法计数器的有效循环状态，是使用74LS161十个有效状态中任意连续的七个，例如是:0010、0011、0100、0101、0110、0111、1000。设预置数输入端0123D D D D 则对应的预置数码0123d d d d 为0010，则从0010开始，其最后一个循环状态所对应的数码是:1000，所以此时，同步置数的反馈数2)1000(=S 。有,3Q LD =。

据此有，74LS160反馈置数法设计七进制加法计数器循环转换状态换图2.2.1所示，仿真电路如图2.2.2所示。———实验证据如图00所示

图2.1.2 反馈清零法七进制加法计数器仿真电路

2.2.1 反馈置数七进制加法计数器循环转状态换图

拓展（七进制减法计数器） 七进制减法计利用串行进行输出端）（RC 反馈置数 RC 是74LS190级间串行进位输出信号，实测得其与进位/借位输出信号，

CO/BO 极性互补。故可直接将串行进位端）（RC 与异步置数端）（LD 相连。当最后

一个有效计数状态0001的再下一状态0000到达时，由串行进位端RC 产生的负跳变，直接使0 LD ，计数器立即将计数状态置为预置数码0111，使计数器又返回初始状态，从而实现七进制减法计数。据此有，由74LS190设计有效循环状态的七进制减法计数仿真电路图0.1.

图2.2.2 反馈置数法七进制加法计数器仿真电路

图0.1 反馈置数七进制减法仿真电路

图00实验证据