常用逻辑电路

② 当 CP = 0 时， G3、G4 门封锁，触发器状态为 CP 下降前 瞬间存入触发器的数据 D，故同步 D 触发器又称数据锁存器。
第三节 触发器
（3）真值表
D 0 1
n+1
Q
状态 0 1
功能说明 置0 置1
（4）逻辑符号
第三节 触发器
三、边沿触发器
只在 CP 脉冲的上升沿或下降沿动作的触发器。
（5）特点
同步 RS 触发器只在 CP = 1 时工作，CP = 0 时被锁存。抗干
扰能力比基本 RS 触发器强。同步 RS 触发器仍然存在 RS 触发器 不能同时为 1 的禁止状态。
第三节 触发器
2．同步 D 触发器 （1）电路组成 （2）工作原理 ① 当 CP = 1 时，G3、G4 门打 开，Q = D。
5．相同系列逻辑电路相互连接时，输出端所接负载不能超过 规定的数目。
第一节 逻辑电路概述
6．调试电路时，应先接通线路板电源，后接通信号源；调 试结束时，应先切断信号源，后关断电源。 不能在带电的情况 下插拔线路板。 7．使用 CMOS 电路时应注意如下的安全措施： （1）CMOS 器件应存放在金属包装容器内。 （2）焊接时，一般烙铁容量不准大于 20 W，烙铁要有良 好的接地线，最好用电烙铁断电后的余热进行快速焊接。禁止 在电路通电的情况下焊接。
EN 1 EN EN 011
2
3
时，G2、
G3 呈高阻状态， G2、G3 与总线隔
离，G1 将输入信号 A1 送到总线。只
要控制各个门的 分时为 0，就可 EN 以把各个门的输出信号分时送到总 线且互不干扰。这种连接方式叫做 总线结构。
第二节 逻辑门电路
② 实现数据的双向传输
C = 1，A 端数据 DA 通过 G1 送 到 B 端，即
G2 的逻辑表达式为
Y AB + CD
第二节 逻辑门电路
7．异或门
（1）引脚排列图
图示为四 2 输入异或门 74HC86 引脚排列图。 （2）逻辑表达式
Y A B A B + AB
（3）真值表
A B Y A B Y
0
0
0
1
0
1
1
1
0
1
1
0
（4）逻辑功能 输入变量相同时，输出为 0；输入变量相异时，输出为 1。
（4）触发器刚接电源时，触发器的状态是随机的，即可以是 0 态，也可能是 1 态。
第三节 触发器
3．真值表
RD
S
D
Q
功能说明
0 0 1 1
0 1 0 1
1 0 1
禁止 置1 置0 保持
第三节 触发器
二、同步触发器
1．同步 RS 触发器 （1）电路组成 在由 G1、G2 组成的基本 RS 触发器的基础上增加 G3、G4 两个 引导控制门，就构成了同步 RS 触 发器。 （2）工作原理 ① 当 CP = 0 时， G3、G4 门被关闭，输入信号 R、S 被封锁， 基本 RS 触发器 R D S ，触发器状态保持不变。 1 D ② 当 CP = 1 时， G3、G4 门被打开，输入信号 R、S 经倒相 后被引导到基本 RS 触发器的输入端 R D 、 D ，可以直接控制基本 S RS 触发器。
第一节 逻辑电路概述
二、逻辑电路使用注意事项
1．电源电压要符合所用逻辑电路规定的数值，电源极性不能 颠倒。 2．电路的输入端电位不能过高或过低。
3．多余的输入端不能悬空，要根据电路的逻辑功能或者接地， 或者接电源。
4．除具有特殊输出结构的电路外，不允许把各种逻辑部件的 输出端并联。输出端不允许与电源或地短路。
第二节 逻辑门电路
4．与非门 图示为四 2 输入与非门 74HC00 引脚排列图。
第二节 逻辑门电路
5．或非门 图示为四 2 输入或非门 4001 引脚排列图。
第二节 逻辑门电路
6．与或非门 图示为 2-2、2-3 输入与 或非门 74HC51 引脚排列图。
G1 的逻辑表达式为
Y ABC + DEF
第二节 逻辑门电路
一、逻辑门电路的种类
1．与门
图示为 74HC08 的引脚
排列图。该集成块有四个与 门，每个与门有两个输入端，
故把 74HC08 称为四2输入与
门。
第二节 逻辑门电路
2．或门 图示为四 2 输入或门 74HC32 引脚排列图。
第二节 逻辑门电路
3．非门 图示为六非门 74HC04 引脚排列图。
第三节 触发器
（2）在输入低电平触发信号的作用下，触发器的状态可以 转换 ① 当 S D 0 RD 1 时， 则 S D 0 使 Q = 1、 Q 0 ， 触发器被置为 1 态， S D 端称 为置 1 端或置位端。 ② 当 S D 1 RD 0 时， 则 R D 0 使 Q = 0、 Q 1 ， 触发器被置为 0 态， R D 端称 为置 0 端或复位端。
第三节 触发器
② 电路处于 0 态，Q = 0、Q 1，则 Q = 0 使 G2 门输出 为 1，即 Q 1；而 Q 1, S D 1 送到与 G1 非门的两个输入端， 保持 Q = 0。则 0 态是稳态。
③ 电路处于 1 态，Q = 1、 0 ，则 Q 0 使门 G1 输出为 Q 高电平，即保持 Q = 1；而 Q = 1、R D 1 送到与非门 G2 的两个 输入端，保持 Q 0 。则 1 态是稳态。
第五章
常用逻辑电路
第一节 逻辑电路概述 第二节 逻辑门电路 第三节 触发器 第四节 加法器 第五节 编码器与译码器 第六节 计数器 本章小结
第一节 逻辑电路概述
一、逻辑电路的主要电气特性
1．电源特性 （1）TTL 电路 ① 74LS 系列和 74F 系列：电源电压均为 +5 V 5%。
② 74AS 系列和 74ALS 系列：电源电压均为 +5 V 10%。
第二节 逻辑门电路
（2）逻辑符号
（3）使用接法
使用 OC 门时一定 要接上拉电阻和电源， 如图所示。
第二节 逻辑门电路
（4）逻辑功能 利用 OC 门实现线与逻辑。 当所有 OC 门输出均为高电平时， 输出 Y 为高电平；
若某一 OC 门为低电平时，输出 Y 为低电平。
Y Y1 Y 2 Y 3 AB CD EF AB + CD + EF
第三节 触发器
一、基本 RS 触发器
1．电路组成 2 个输入端 R D 、S D ，2 个输出端 Q 和 Q。
2．逻辑功能
（1）该电路有两个稳 定状态 ① 当 RD S D 1 时，触发器有两个稳定状态： Q = 0、Q 1 ，称为触发器的 0 态。
Q = 1、 0 ，称为触发器的 1 态。 Q
DB DA
。
C = 0，B 端数据 DB 通过 G2 引 到 A 端，即
DA DB
。
第二节 逻辑门电路
2．OC 门 （1）电路结构 ① 普通门电路 VT2 管是 VT1 管的集电极 负载。 当 VT1 管截止，VT2 管导 通时，输出高电平。
当 VT1 管导通，VT2 管截止时，输出低电平。 ② OC门电路 将 VT1 的集电极负载全部去掉， 即集电极开路（OC）。对应CMOS 管 称为 OD 门。
第一节 逻辑电路概述
3．阈值电压 阈值电压：使电路从一种状态转换到另一种状态的输入电压
叫做阈值电压。
非门电路阈值电压如图所示。 （1）TTL 电路： 74LS 系列的阈值电压 约为 1.1 V，其余的系 列阈值电压约为 1.4 V。
（2）CMOS 电路：阈值电压约为电源电压的一半。74HCT 系列和 74ACT 系列的阈值电压约为 1.4 V。
第二节 逻辑门电路
二、特殊输出结构的门电路
1．三态门
（1）使能端高电平有效
① 电路结构 使能端高电平有效三态门结构示意图如图所示。
第二节 逻辑门电路
② 工作原理
EN 为 1 时，开关 S 闭合，非门正
常工作，输出 Y A 。 EN 为 0 时，开关 S 断开，输出端 Y 与电路内部断开，非门不 能实现其逻辑功能，输出端呈高阻抗（简称高阻）。 EN 为 0 时称为禁止状态。 三态门的输出具有高电平、低电平和高阻三种状态。 ③ 电路符号
（2）CMOS 电路 ① 74HCT 系列和 74ACT 系列：电源电压均为 +5 V 5%。 ② 74HC 系列和 74AC 系列：电源电压均为 +5 V，最小可为 +2 V，最大可达 +6 V。 ③ CMOS4000 系列：电源电压标称值为 +5 ~ +15 V，但可以 在 +3 ~ +18 V 范围内调节。
第一节 逻辑电路概述
4．工作速度 当改变电路输入电平时，相应的输出电平也发生变化，但是 时间上有所延迟。图中都以各自摆幅的 50% 为参考点。 衡量门电路的工作速度用平均传输延迟时间 tpd 表示：
t pd t pLH + t pHL 2
tpd 越小，门电路的工作速 度越高，即门电路的工作频率 可以高些。
第三节 触发器
（2）集成 D 触发器 74HC74
74HC74 在一个芯片内集成了两个上升沿触发的边沿 D 触发 器。
第三节 触发器
2．JK 触发器 （1）JK 触发器的逻辑功能 ① 逻辑符号 ② 真值表
J 0 0 1 1 K 0 1 0 1 次态Q n + 1
Q
n
功能说明 保持 置0 置1 翻转
0 1
Q
n
第三节 触发器
（2）集成 JK 触发器 74HC112
第三节 触发器
[例 5-2] 已知 74HC112 各输入波形如图所示，试画出 Q 端 波形。
解：Q 端波形如图所示。
第三节 触发器
四、寄存器
寄存器是用来暂时存放数码的数字逻辑部件。一个触发器可以 存储 1 位二进制代码，用 n 个触发器组成的寄存器可以存储 n 位 二进制代码。
第一节 逻辑电路概述
5．功耗 功耗示意图如图所示。 功耗：逻辑电路在特定的频率下运行 时所消耗的功率。 功耗 PC 为电源电压与电源电流平均 值的乘积，即
PC V CC I C
CMOS 电路的主要优点是静态功耗低，但随着工作频率的提 高，功耗随着频率线性上升。74AC（T）系列或 74HC（T）系 列CMOS 电路在用 +5 V 电源时，若以它们的最高频率工作时， 功耗与 TTL 电路相当。
第一节 逻辑电路概述
2．逻辑电平 逻辑电平：对应于逻辑 0、1 的电位值。
正逻辑：低电位为逻辑 0，高电位为逻辑 1。
各种逻辑系列规定了输入端、输出端的低电位和高电位。
74HC 系列：输入端高电平在 +3.5 V 以上；低电平在 +1 V 以下；输出的高电平在 +4.4 V 以上，低电平在 +0.1 V 以下。
第三节 触发器
[例 5-1] 如图所示为 CMOS 边沿 D 触发器输入 CP 和 D 的信 号波形，设 R D S D 1 ，Q 端的初始状态为 0，试画出 Q 和Q 的波 形。 解：根据每一个CP 上升 1 沿到来前瞬间 D 的 Q n +状态， 就可以决定触发器每一个状态， Q和 的波形如图所示。 Q
第三节 触Baidu Nhomakorabea器
（3）不允许在两个输入端同时加低电平触发信号
RD 0
、S D 0 ，Q 和 Q 同时被迫为 1；而当 R D 、 S D 同时 返 1 时，Q 和 Q的状态不能确定，即可能为 0 态，也可能为 1 态。
实际应用中，禁止出现 R D 端和 S D 端同时为 0 的情况，以免 出现逻辑混乱或错误。
1．边沿 D 触发器 （1）边沿 D 触发器的逻辑功能
① 逻辑符号
D：信号输入端。 Q、Q ：两个互补的输出端。
RD ：异步清 0 端，不受 CP 控制。 S D ：异步置 1 端，不受 CP 控制。
CP 输入端方框内的三角： 该触发器是在 CP 的上升沿动 作。
D
Q
n+1
功能说明
0 1
0 1
置0 置1
第三节 触发器
（3）真值表
S 0 0 1 1
n
R 0 1 0 1
状态 Q n + 1
Q
n
功能说明 保持 置0 置1 禁止
0 1
Q ：表示 CP 作用前触发器的初态。
Q
n +1
：表示 CP 作用后触发器的新状态或次态。
CP 脉冲从 0 上跳到 1 的时刻是初、次态的时间分界。
第三节 触发器
（4）逻辑符号
第二节 逻辑门电路
（2）使能端低电平有效
① 电路结构
② 工作原理
EN EN
为 0 时，非门正常工作。 为 1 时，非门输出端呈高阻状态。
③ 电路符号
图中小圈，表示该使能端低电平有效，即使能端为低电平时， 门电路能正常工作，反之输出端呈高阻。
第二节 逻辑门电路
（3）主要应用 ① 分时传送若干个门的输出信 号到公共的传输线上 当