版图设计和制作工艺

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集成电路工艺基础及版图设计

氧化环境中使硅表面发生氧化, 生成SiO2 薄膜。
滤气球 O2
流量控制
二通
温度控制
硅片氧化炉
石英管温度控制
图2 - 1 热氧化示意图
❖
根据氧化环境的不同，又可把热
氧化分为干氧法和湿氧法两种。如果氧
化环境是纯氧气，这种生成SiO2薄膜的方法就称为干氧法。干氧法生成SiO2薄膜的机理是：氧气与硅表面的硅原子在
（2 -4）
SiH4+2O2→SiO2↓+2H2O
❖ 2.2.2 掺杂工艺
❖
集成电路生产过程中要对半导体
基片的一定区域掺入一定浓度的杂质元
素，形成不同类型的半导体层，来制作
各种器件，这就是掺杂工艺。由此可见，
掺杂工艺也是一种非常重要的基础工艺。
掺杂工艺主要有两种：扩散工艺和离子
注入工艺。
间测试之前的所有工序。前工序结束时，
半导体器件的核心部分——管芯就形成了。
前工序中包括以下三类工艺：
❖
（1）薄膜制备工艺：包括氧化、工艺：包括离子注入和
扩散。
❖
（3）图形加工技术：包括制版和
❖
2) 后工序
❖
后工序包括从中间测试开始到器
❖
1. 扩散工艺
❖
物质的微粒总是时刻不停地处于
❖
扩散的机理有两种：替位扩散和
填隙扩散。在高温的情况下，单晶固体
中的晶格原子围绕其平衡位置振动，偶
然也可能会获得足够的能量离开原来的
位置而形成填隙原子，原来的位置就形
成空位, 而邻近的杂质原子向空位迁移，
这就是杂质的替位扩散方式。杂质原子

版图设计和制作工艺

针对SOI 集成传感器芯片结构的特殊性，同时考虑到芯片成品率和器件的可靠性，根据已经开发的普通压阻工艺规则、考虑到光刻和键合设备能力、同时为保证加速度传感器件结构布线的需求制定了集成传感器芯片的工艺规则。

为保证结构加工的成品率，加速度传感器弹性支撑悬臂梁的厚度设计为30um 。

考虑到整个器件的尺寸、加速度传感器的量程等诸多因素，加速度传感器支撑悬臂梁的宽度必须比较小；但为保证在一条弹性悬臂梁的宽度范围内并排放下两个压阻和六条金属导线，同时又要将图形尺寸设计的足够大，以尽可能减少加工偏差对图形尺寸影响的比例，以获得较高的成品率和可靠性。

综合考虑以上因素，布线的工艺规则以5um 为最小图形线宽和间隔、压阻图形面引线孔覆盖最小为2um 、双面光刻和对准键合的图形覆盖最小为4um ，其他还要求器件的焊盘最小间距大于100um 、焊盘面积大于100100um um 、硅片划片槽宽度为200um 。

MEMS 光刻掩模版介绍光刻技术是一种将掩模版的图形转移到衬底表面的图形复制技术，即利用光源选择性照射光刻胶层使其化学性质发生改变，然后显影去除相应的光刻胶得到相应图形的过程。

光刻得到的图形一般作为后续工艺的掩模，进一步对光刻暴露的位置进行选择性刻蚀、注入或者淀积等。

MEMS 掩模版是一块单面附有金属铬层的厚度为c 的石英玻璃平板，掩模图案构造于铬层中。

光刻掩模版的制作是MEMS 器件加工流程的开始。

一般对掩模版的设计要求为：图形的尺寸要准确；图形边缘应光洁，陡直和无毛刺；图形黑白对比要深，图形内无针孔，图形外无黑点；整套版中的各块能一一套准；底版要牢固、耐磨；各图形区内应有掩蔽作用，图形区外应完全透过紫外光或对光吸收极少。

根据制定的集成传感器的工艺规则，结合需要的MEMS 器件结构，就可以开始进行MEMS 掩模版的版图设计。

版图是一组具有一定对应关系的图形，它与器件的结构、所用的加工工艺密切相关，每层版图都对应于不同的工艺步骤。

半导体制作工艺流程+版图设计必备

• 11。长PSG（磷硅玻璃）。
N+ N+ P-
P+
N-Si
PSG P+
CMOS集成电路工艺 --以P阱硅栅CMOS为例
• 12。光刻Ⅷ---引线孔光刻。
N+ N+ P-
P+
N-Si
PSG P+
CMOS集成电路工艺 --以P阱硅栅CMOS为例
• 13。光刻Ⅸ---引线孔光刻（反刻AL）。
PSG
N+ N+ P-
N+-BL
P-SUB
去SiO2—氧化--涂胶—烘烤---掩膜（曝光）---显影---坚膜 —蚀刻—清洗—去膜—清洗—蒸铝
CMOS工艺集成电路
CMOS集成电路工艺 --以P阱硅栅CMOS为例
• 1。光刻I---阱区光刻，刻出阱区注入孔
SiO2
N-Si
N-Si
CMOS集成电路工艺 --以P阱硅栅CMOS为例
三、IC构装制程
• IC構裝製程（Packaging）：利用塑膠或陶瓷包裝晶粒與配線以成積體電路
• 目的：是為了製造出所生產的電路的保護層，避免電路受到機械性刮傷或是高溫破壞。
半导体制造工艺分类
MOS型
双极型
PMOS型 NMOS型 CMOS型饱和型
非饱和型
BiMOS TTL I2L ECL/CML
第五次光刻—引线接触孔
•
SiO2
P P+
N+-BL
P N-epi P+ N-epi
N+ P+
N+-BL
P-SUB
去SiO2—氧化--涂胶—烘烤---掩膜（曝光）---显影---坚膜 —蚀刻—清洗—去膜—清洗

制造工艺-CMOS集成电路原理图及版图

硅芯片上的电子世界—晶体管
• 三级管：pnp，npn • 硅芯片上的三极管：
2012年春季
P+ …N…+. P+
N阱
P型衬底
28中北大学
三极管的设计
CMOS工艺下可以做双极晶体管。以N阱工艺为例说明PNP, NPN如何形成。
PNP
注：
薄氧
由于P衬底接最低电位vss/gnd
因此，VPNP集电极也必须接
C
N+
N–-epi
钝化层
SiO2
P+
P-Sub
2012年春季
N+埋层
P P(G- ND)
N+
Sub
EB C
N+ P
N+
P+
N–-epi
60
60中北大学
版图设计
• 电子设计 + 绘图艺术 • 仔细设计，确保质量
2012年春季
61中北大学
MOS管的版图设计
沟道宽
沟道长
当多晶硅穿过有源区时，就形成了一个管子。在图中当多晶硅穿过N型有源区时，形成NMOS，当多晶硅穿过P型有源区时，形成PMOS。
MIM 上电级
第n-1层金属
电容区的下方不要走线；
2012年春季
20中北大学
多层金属制作的平板电容和侧壁电容
多层平板电容（MIM） •增加单位面积电容； •精度高，匹配性好；
2012年春季
侧壁电容： •单位面积电容值可比左边的大； •精度较高，匹配性较好；
21中北大学
MOS电容
CGS
累积区
强反型
vss/gnd 。
C
B

模拟集成电路版图设计基础

集成电路工艺基础
以上每道工序都是需要掩膜版的，那掩膜版的大小怎么
定呢？如何精确呢？
P-Si N＋ (e)
P-Si
N＋
(f)
SiO2 （5）淀积SiO2，将整个结构用SiO2覆盖起来，刻
淀积SiO2
出与源区和漏区相连的接触孔。（6）把铝或其它金属蒸上去，刻出电极及互连线
铝电极引出 SiO2 (场氧)
七、如何绘制版图
1.需要的软件工具
七、如何绘制版图
2.需要做的准备
七、如何绘制版图
2.需要做的准备
七、如何绘制版图
3.打开软件
七、如何绘制版图
3.打开软件
七、如何绘制版图
3.打开软件
七、如何绘制版图
4.相关设置
七、如何绘制版图
4.相关设置
七、如何绘制版图
4.相关设置
七、如何绘制版图
划分时需考虑的因素：模块的大小，模块的数目、模块之间的连线数。
四、版图设计的过程
2.布图规划和布局：布图规划是根据模块所包含的器件数估计其面积，再根据该模块与其他模块的连接关系以及上一层模块或芯片的形状估计该模块的形状和相对位置。 3.布局的任务是确定模块在芯片上的精确位置，其目标是保证在布通的前提下使芯片面积尽可能小。 4.布线：百分之百的完成模块之间的互连，在完成布线的前提下进一步优化布线结果，如：提高电性能、减少通孔数。
✓ PMOS管，做在N阱中，沟道为N型，源漏为P型
2) 包括层次：
✓ NWELL，N阱 ✓ PIMP，P+注入 ✓ DIFF，有源区 ✓ Poly，栅 ✓ M1，金属 ✓ CONT，过孔
3) MOS管的宽长确定
PMOS版图

版图设计规则

精选ppt
12
设Байду номын сангаас规则
3、最小交叠(minOverlap) 交叠有两种形式： a)一几何图形内边界到另一图形的内边界长度(overlap)，
如图 (a) b)一几何图形外边界到另一图形的内边界长度(extension)，
如图 (b)
精选ppt
13
TSMC_0.35μm CMOS工艺版图各层图形之间最小交叠
精选ppt
14
设计规则举例
Metal相关的设计规则列表
编号描述尺寸
5a 金属宽度 2.5
5b 金属间距 2.0
目的与作用
保证铝线的良好电导
防止铝条联条
精选ppt
15
设计规则举例
精选ppt
16
tf文件(Technology File)和display.drf文件
这两个文件可由厂家提供，也可由设计人员根据design rule自已编写。
•Sizing Commands（尺寸命令）
把整个图形扩展
扩展边沿
线扩精选展ppt
26
Layer Processing（层处理命令）
•Selection Commands（选择命令）
顶点
octagon
图形
精选ppt
27
Layer Processing（层处理命令）
(NM OMS/1P-MM5O(7S8防m止O穿h通m/注sq入) T）hickVTN/VtoPpN-m=eNta/l P(1C8hmaOnhnmel/sq)
Threshold Voltage Adjust
（NMOS阈值电压调节注入）
精选ppt
6
设计规则(design rule)

半导体集成电路第4章版图设计与举例课件

线宽。 b：能保证在硅平面上显现清晰线条的最小版图设
计线宽。前者表示所能达到的工艺水平，后者表示保
证一定成品率前提下所能达到的工艺水平。最小掩模线宽可根据实际的工艺确定。对TTL一般4~10um
•半导体集成电路第4章版图设计与举例
•10
二、掩膜图形最小间距
版图设计时，版图上各相邻图形间的最小间距。显然，制作到Si平面时，图形的实际位置将与
•
设计中常用BC短•半接导体及集成单电路第独4章B版图C设计结与举两例种结构。
•25
二、SBD
SBD在集成电路中可作为二极管独立使
用，也可以与晶体管组合构成抗饱和晶体管。
1、SBD版图设计考虑
要求：面积小，减小结电容；
串连电阻小，提高钳位效果；
反向击穿电压高。
在设计中，由于rSBD 与结电容的要求相
•
△WMAT-2－0.8xjc+Wdc-B+Gmin
7、DB-I 基区窗口到隔离窗口间距
•
△WMAT+0.8xjc-0.8xjI+Wdc-c+WdI-C+Gmin
•
XjI~125%Wepi-MAX
8、Dc-B n+集电极窗口到基区窗口间距
△WMAT+0.8xjc+0.8xje+Wdc-c+Gmin
9.Wc孔集电极n+孔宽
目的：实现电路中各个元件的电隔离
规则：
1、集电极等电位的NPN管可共用一个隔离区（基极
等电位的PNP管可共用一个隔离区）
2、二极管按晶体管原则处理。
3、原则上，所有硼扩散电阻可共用同一隔离区。
4、当集电极电位高于硼扩散电阻的电位时，晶体管

集成电路版图设计

02 集成电路版图设计基础
CHAPTER
电路设计基础
01
模拟电路设计
02
运算放大器
03
比较器
04
触发器
电路设计基础
01
数字电路设计
02
组合逻辑电路
时序逻辑电路
03
04
可编程逻辑电路
版图设计基础
版图编辑软件 ICEDrawer
版图设计基础
01
Laker
02
P甩 Pro
版图设计规则
03
版图设计基础
管的形状和尺寸等。
案例二：低功耗模拟电路版图设计
总结词
通过优化模拟电路的版图设计，实现低功耗的目的，以满足便携式电子设备和物联网等领域的需求。
详细描述
低功耗模拟电路版图设计需要考虑模拟电路的性能和功耗等方面，同时还需要考虑噪声和失真等方面的因素。为了实现低功耗的设计，需要采用优化的版图设计方法，如使用低阻抗的走线、优化晶体管的形状和尺寸等。
3
antenna effect simulation
物理验证基础 01
P/R/O/L/C分析
热学参数分析（T）
03
02
电学参数分析（P/R/O）
电磁兼容性分析（EMC）
04
03 集成电路版图设计技术
CHAPTER
逻辑电路版图设计
逻辑电路
逻辑电路是实现逻辑运算和逻辑控制的电路，分为组合逻辑电路和时序逻辑电路。在版图设计中，需要考虑到电路的复杂性、功耗、速度等因素。
提高芯片的可测试性。
可制造性版图设计实践
符合制造规范
遵循制造规范和流程，确保版图设计具有良好的可制造性。

版图工艺课程设计

版图工艺课程设计一、课程目标知识目标：1. 学生能理解版图工艺的基本概念，掌握版画制作的步骤和技巧。

2. 学生能了解版画的历史发展，认识到版画在艺术领域的价值。

3. 学生掌握至少两种版画制作方法，并能够运用所学知识创作出自己的版画作品。

技能目标：1. 学生能够独立完成版画作品的构思、设计和制作过程，提高动手操作能力。

2. 学生通过版画创作，培养观察力、想象力和创造力，提高审美素养。

3. 学生能够运用版画技法，表达自己的思想感情，提高艺术表现力。

情感态度价值观目标：1. 学生通过学习版图工艺，培养对传统文化的尊重和热爱，增强民族自豪感。

2. 学生在版画创作过程中，学会合作与分享，培养团队精神和沟通能力。

3. 学生通过版画作品的创作与展示，增强自信心，树立正确的审美观念。

课程性质：本课程旨在让学生了解和掌握版画的基本知识、技巧和创作方法，培养他们的动手能力、观察力、想象力和创造力。

学生特点：六年级学生具有一定的手工制作基础和审美能力，对新鲜事物充满好奇心，善于表达自己的观点。

教学要求：结合学生特点，注重实践操作，鼓励学生大胆尝试，激发创作潜能，提高学生的艺术素养和综合素质。

在教学过程中，关注学生的个体差异，因材施教，确保每个学生都能在课程中收获成长。

通过课程目标的分解，使学生在学习过程中达到预期的学习成果，为后续的教学设计和评估提供依据。

二、教学内容1. 版图工艺基础知识：版画的定义、分类及其历史发展，版画的基本制作工具和材料。

2. 版画制作技巧：介绍木版画、纸版画两种制作方法，包括刻板、印刷、色彩搭配等技巧。

3. 版画创作实践：引导学生进行版画创作，包括构思、设计、制作和展示等环节。

4. 艺术鉴赏与评价：分析经典版画作品，学会从形式、内容、技法等方面进行鉴赏和评价。

教学大纲安排：第一课时：版图工艺基础知识学习，了解版画的起源、发展及分类。

第二课时：版画制作工具和材料认识，学习木版画制作技巧。

第三课时：木版画创作实践，指导学生完成木版画作品。

集成电路与工艺版图设计

DC-DC 变换器中误差放大器AMP 模块版图设计1 DC —DC 变换器中误差放大器AMP 模块电路误差放大器是整个变换器电路的核心，从原理上说，误差放大电路内部实质上是一个具有高放大倍数的多级直接耦合放大电路。

误差放大器的电路结构如下：V I NR40V1DC = 3VR5误差放大器的原理图如下：L = 2u版图是集成电路从设计走向制造的桥梁，它包含了集成电路尺寸，电阻电容大小等器件相关的物理信息数据。

版图设计是创造工程制图（网表）的精确的物理描述过程，即定义各工艺层图形的形状，尺寸以及不同工艺层的相对位置的过程。

其设计目标有以下三方面：1. 满足电路功能，性能指标，质量要求；2. 尽可能节省面积，以提高集成度，降低成本；3. 尽可能缩短连线，以减少复杂度，缩短延时，改善可能性。

下面是我对误差放大器AMP模块版图设计及仿真的过程。

2DC—DC变换器中误差放大器AMP模块版图设计及仿真２.１版图设计的前仿真２.１.１替换及其他基本设置此次版图所用工艺为MOSIS/ORBIT 1.2u SCNA。

（设置替换路径为：C:\program files\Tanner EDA\Tanner Tools v13.1\L-Edit andLVS\Tech\Mosis\morbn12）替换设置后，将设置-设计-technology下的technology to micro map 改为：1 Lambda=microns。

２.１.２版图的基本绘制下面为常用的CMOS工艺版图与工艺的关系：（1）N阱：做N阱的封闭图形处，窗口注入形成P管的衬底（2）．有源区：做晶体管的区域（G,D,S,B区），封闭图形处是氮化硅掩蔽层，该处不会长场氧化层（3）．多晶硅：做硅栅和多晶硅连线。

封闭图形处，保留多晶硅。

（4）．有源区注入：P+,N+区。

做源漏及阱或衬底连接区的注入（5）．接触孔：多晶硅，扩散区和金属线1接触端子。

（6）．金属线1：做金属连线，封闭图形处保留铝（7）．通孔：两层金属连线之间连接的端子（8）．金属线2：做金属连线，封闭图形处保留铝①NMOS与PMOS的绘制绘制NMOS要用到的图层有Active、N Select、Poly、Active Contact、Metal1，而PMOS管的版图绘制需要用到N Well、Active、P Select、Poly、Active Contact、Metal1，其中Poly的长度就是晶体管的L，Active的高度就是晶体管的W。

集成电路设计学习思考题参考答案

集成电路设计学习思考题参考答案集成电路设计学习思考题参考答案参考答案⼀、概念题：1、微电⼦学：主要是研究电⼦或离⼦在固体材料中的运动规律及应⽤，并利⽤它实现信号处理功能的科学，是电⼦学的分⽀，其⽬的是实现电路和系统的集成，这种集成的电路和系统⼜称为集成电路和集成系统。

2、集成电路：（Integrated Circuit，缩写为IC）是指通过⼀系列特定的加⼯⼯艺，将多个晶体管、⼆极管等有源器件和电阻、电容器等⽆源器件，按照⼀定的电路连接集成在⼀块半导体单晶⽚（如硅或GaAs等）或者说陶瓷等基⽚上，作为⼀个不可分割的整体执⾏某⼀特定功能的电路组件。

3、综合：从设计的⾼层次向低层次转换的过程，它是在给定了电路应实现的功能和实现此电路的约速条件（如速度、功耗、成本、电路类型等），找到满⾜上述要求的⽬标结构的过程。

如果是靠⼈⼯完成，通常简单地称之为设计；⽽依靠EDA ⼯具⾃动⽣成，则称之为综合。

4、模拟验证：指对实际系统加以抽象，提取其模型，输⼊计算机，然后将外部激励信号施加于此模型，通过观察模型在激励信号作⽤下的反应，判断该系统是否实现预期的功能。

5、计算机辅助测试（CAT）技术：把测试向量作为测试输⼊激励，利⽤故障模拟器，计算测试向量的故障覆盖率，并根据获得的故障辞典进⾏故障定位的技术。

6、图形转换技术：是指将掩膜板上设计好的图形转移到硅⽚上的技术，包括光刻与刻蚀技术。

7、薄膜制备技术：指通过⼀定的⼯序，在衬底表⾯⽣产成⼀层薄膜的技术，此薄膜可以是作为后序加⼯的选择性的保护膜，作为电绝缘的绝缘膜，器件制作区的外延层，起电⽓连接作⽤的⾦属膜等。

8、掺杂：是指将需要的杂质掺⼊特定的半导体区域中以达到改变半导体电学性质，形成PN结、电阻、欧姆接触等各种结构的⽬的。

9、系统功能设计：是最⾼⼀级的设计，主要是指根据所设计系统的要求（包括芯⽚的功能、性能、尺⼨、功耗等），进⾏功能划分和数据流、控制流的设计，完成功能设计。

版图设计

集成电路版图设计什么是集成电路版图设计？所谓的集成电路版图设计是根据逻辑与电路功能和性能要求以及工业水平要求来设计芯片制造时光刻用的掩模版图，实现IC设计的最终输出其中版图是一组相互套合的图形，各层版图表示不同的工艺步骤，每层版图用不同的图案表示。

DRS和LVS开始前需要做哪些准备？DRC开始前需要准备好版图文件和DRC规则文件，LVS开始前需要准备好版图文件、电路图文件和runset文件为什么需要进行版图数据处理？在形成整体的版图并通过DRC、LVS的验证后，版图设计过程就完成了，但这个时候的版图GDS数据还不能拿去制作掩模版，还需要对GDS数据进行处理。

该版图GDS数据中的层次跟最终模板的层次并不是完全一致的，该版图GDS 数据还需要进行工艺涨缩处理，以满足掩模版制作需求。

集成电路设计流程：功能要求、电路设计、电路仿真、版图设计、版图验证、后仿及优化。

光刻工艺流程：底膜处理、涂胶、前烘、曝光、显影、坚膜、显影检测、刻蚀、去胶、最终检验。

工艺要求：特征尺寸、集成度、晶圆尺寸工艺文件夹包含：技术文件、显示文件DRC步骤：建立DRC运行目录、修改规则文件、导出gds2文件、编译规则文件、执行DRC检查、DRC结构分析狗骨电阻的优点：能够控制电流走向，使电阻误差减小。

集成电路发展的趋势是什么？制程工艺越来越精细、集成度越来越高、电路功能越来越强大、越来越趋向于智能化集成电路中的电阻分为哪几种？有扩散电阻、多晶硅电阻、阱电阻简述为什么尽可能多地设计阱接触？能大大减小寄生电阻的阻值，有效抑制闩锁。

在绘制PMOS版图时，为什么在接触区域进行SN注入？SN注入降低了接触电阻，接触孔容易刻蚀，形成欧姆接触。

简述什么是闩锁效应？闩锁效应是CMOS工艺所特有的寄生效应，严重会导致电路的失效，甚至烧毁芯片。

什么是保护环，保护环的主要作用？能抑制闩锁效应的设计方式就是保护环作用: 1.阻碍少子保护环 2.载流子注入类型为少子 3.保护类型为少子 4.电位保持PN结反偏 5.起分流作用。

版图设计

通常，将nMOS管和pMOS管的多晶硅栅极对准，这样可以由最小长度的多晶硅线条组成栅极连线。在一般版图中要避免出现长的多晶硅连接的原因在于多晶硅线条过高的寄生电阻和寄生电容会导致明显的RC延时。
CMOS反相器中决定nMOS和 pMOS管的间距的设计规
则
2. 设计规则
CMOS反相器版图设计
2. 设计规则违背设计规则带来的误差（3）
符合设计规则
不符合设计规则有源区接触不良
2. 设计规则违背设计规则带来的误差（4）
接触孔下不得有多晶或有源区边缘
3. 基本工艺层版图
N阱
3. 基本工艺层版图
有源区
用于制作nFET和pFET 有源区（Active）被场氧（FOX）所隔开
3. 基本工艺层版图
满足电路功能、性能指标、质量要求尽可能节省面积，以提高集成度，降低成本尽可能缩短连线，以减少复杂度，缩短延时、
改善可靠性
1. 版图设计入门 EDA工具的作用
版图编辑（Layout Editor ）
规定各个工艺层上图形的形状、尺寸和位置
布局布线（Place and route ）
为了减小寄生效应，设计者也必须考虑对电路结构进行局部甚至全部的修改。
掩膜版图设计流程
2. 设计规则
CMOS反相器版图设计
通过对CMOS反相器掩膜版图的设计来逐步讲解版图设计规则的应用。
首先，我们要根据设计规则生成每个晶体管。
假设我们要设计一个具有最小晶体管尺寸的反相器。
扩散区接触孔的最小尺寸（能满足源极与漏极互连）、扩散区接触孔到有源区两边的最小间隔决定了有源区的宽度。
1．微米准则：用微米表示版图规则中诸如最小特征尺寸和最小允许间隔的绝对尺寸。

集成电路工艺和版图设计参考

0.5 m 、 0.35 m －设计规范（最小特征尺寸）
布线层数：金属（掺杂多晶硅）连线旳层数。
集成度：每个芯片上集成旳晶体管数
12/9/2023
2
文档仅供参考，如有不当之处，请联系改正。
IC工艺常用术语
净化级别：Class 1, Class 10, Class 10,000 每立方米空气中含灰尘旳个数去离子水氧化扩散注入光刻 …………….
互补对称金属氧化物半导体－特点：低功耗
VDD
C
PMOS
Vi
Vo
I/O
NMOS
VDD I/O
VSS
VSS CMOS倒相器
12/9/2023
C
CMOS传播门
22
文档仅供参考，如有不当之处，请联系改正。
VDD
S
D
P+
P+
N-Si
VG
Vo
D n+
S
VSS
n+
P-阱
CMOS倒相器截面图
12/9/2023
CMOS倒相器版图
双极IC 半导体IC MOSIC
NMOS IC PMOS IC CMOS IC
BiCMOS
12/9/2023
18
文档仅供参考，如有不当之处，请联系改正。
MOS IC及工艺
MOSFET — Metal Oxide Semiconductor Field Effect Transistor
.
— 金属氧化物半导体场效应晶体管
Hinkle.
12/9/2023
15
文档仅供参考，如有不当之处，请联系改正。
Here we are looking at the Incoming material disposition racks

版图设计规则

精选课件
14
设计规则举例
Metal相关的设计规则列表
编号描述尺寸
5a 金属宽度 2.5
5b 金属间距 2.0
目的与作用
保证铝线的良好电导
防止铝条联条
精选课件
15
设计规则举例
精选课件
16
tf文件(Technology File)和display.drf文件
这两个文件可由厂家提供，也可由设计人员根据design rule自已编写。
• 版图的设计有特定的规则，规则是集成
电路制造厂家根据自已的工艺特点而制定
的。因此，不同的工艺就有不同的设计规
则。设计者只有得到了厂家提供的规则以
后，才能开始设计。
精选课件
7
设计规则(design rule)
两种规则： (a) 以λ(lamda)为单位的设计规则—相对单位 (b) 以μm（micron)为单位的设计规则—绝对单位如果一种工艺的特征尺寸为S μm,则λ=S/2 μm，选用λ为单位的设计规则主要与MOS工艺的成比例缩小有关。
设计规则主要包括各层的最小宽度、层与层之间的最小间距、最小交叠等。ห้องสมุดไป่ตู้
精选课件
8
设计规则(design rule)
1、最小宽度(minWidth) 最小宽度指封闭几何图形的内边之间的距离
在利用DRC(设计规则检查)对版图进行几何规则检查时，对于宽度低于规则中指定的最小宽度的几何图形，计算机将给出错误提示。
原始层
poly
diff
精选课件
23
Layer Processing（层处理命令）
•Relational Commands （关系命令）

版图技巧

一、0.18 RF 工艺版图设计技巧by 河马绘制版图前，格点统一到0.005um，不在万不得已的情况下除了连接线都以pcell的形式提交你绘制的版图，禁止flatten. 模块尽量方形或长方形，不要太狭长。

互相借鉴，统一到最好的风格。

模拟部分：1：不要像以前那样为了省面积，把同源或同漏的无关的两个管子的源或漏迭起来。

finger 的除外。

2：同一个地方往上打via, via尽量从同一处直线往上叠加，不要错开。

注意别遗漏某层via,否则查起来会比较难。

3: MET1除了连接有源区和poly，尽量不要走线，尽量用MET2和MET3走线，MET2竖为主横为辅，MET3尽量只走横。

MET4，MET5少量使用，主要到最后走VDD,VSS，MET6主要用于电感电容和RF的走线。

4：相邻层次的MET交迭区域在可变动的情况下越小越好。

5：MET1禁止从gate和电阻上跨过。

MET2最好也不要跨。

6：信号连接点在各支路的汇合位置。

7：源和衬底相连的尽量不用MET1直接连。

两个的接点其实远点对噪声的干扰小。

8：MIM电容选择性地可以加在一些不敏感的电路上以节省面积。

差分对管上禁止盖MIM 电容。

9：大的功能模块间要做多圈隔离。

（如：VSS-VDD-VSS）10：不要把面积问题放在首位，首先要考虑性能。

但是要匹配的电路或器件，如电流镜和输入对管等距离越近越好。

11：需要在不同PWELL的N管可以公用一个DNW，用NWELL隔离成小格子。

RF部分：1：模块的输入和输出必须用MET6走线，布线尽量用MET5,MET4.再往下最好别走线。

2：MIM电容下，RF电阻上不要有任何其他东西3：走线就近原则，两点之间的连线不要舍近求远，尽量选取最短路径。

走线以水平、垂直以及45度斜线为主。

4：相同的电路画一份然后拷贝，做到走线方式，长度，位置都完全一样。

5：有些电容和电阻可以合并在一个DNW里，画前仔细推敲，以便让相关器件靠得尽量近，也节省了面积。

版图设计规则及验证

制定设计规则的目的：使芯片尺寸在尽可能小的前提下，避免线条宽度的偏差和不同层版套准偏差可能带来的问题，尽可能地提高电路制备的成品率。
三、设计规则及工艺参数
版图设计规则的制定考虑器件在正常工作的条件下，根据实际工艺水平(包括光刻特性、刻蚀能力、对准容差等)和成品率要求，给出的一组同一工艺层及不同工艺层之间几何尺寸的限制，主要包括线宽、间距、覆盖、露头、凹口、面积等规则，分别给出它们的最小值，以防止掩膜图形的断裂、连接和一些不良物理效应的出现。
版图数据命令文件 ZSE
LDC
CDL/Spice
DRC, ERC
NE LVS
Slognet
PDT
LDX
四、版图验证与检查
DRC（Design Rule Cheek）：几何设计规则检查 ERC（Electrical Rule Check）：电学规则检查 LVS（Layout versus Schematic）：网表一致性检查

4#版为P+掺杂区图形掩膜。多晶硅栅本身作为漏, 源掺杂离子注入的掩膜(离子实际上被多晶硅栅阻挡,不会进入栅下硅表面,称硅栅自对准工艺)。经硼离子注入,扩散推进,完成P沟管和P型衬底欧姆接触区的制作。
光刻4：P管源漏区注入光刻
P+注入
N- Si 阱
P-S i Sub
光刻5：N管源漏区注入光刻
N阱层相关的设计规则
编号 1.1 1.2 1.3 描述尺寸 3.0 6.0 2.5 目的与作用保证光刻精度和器件尺寸防止不同电位阱间干扰保证N阱四周的场注N区环的尺寸减少闩锁效应
N阱最小宽度 N阱最小外间距 N阱内N阱覆盖P+
1.4