数电第六章计数器
计数器(Counter) 数电课件
2. N进制计数器的构成方法
Ⅰ. 用同步清零端或置数端归零构成N进制计数器
数器。 M通常又叫做计数器的容量，或计数器的计数长度。
3. 分类
Ⅰ. 计数器按计数进制可分为二进制计数器、十进制计数器和N进制计数器； Ⅱ. 按计数的增减趋势可分为加法计数器、减法计数器和可逆计数器；
Ⅲ. 按计数器中各触发器的状态翻转是否与计数脉冲同步分为同步计数器和异步计数器。
二、二进制计数器 1. 二进制同步计数器
CP0 CP
CP1 Q0n CP2 Q1n
CP3 Q0n
Q n 1 0
Q0n
Q n 1 1
Q3n Q1n
Q n 1 2
Q2n
Q n 1 3
Q2nQ1n
D触发器特性方程 ⑥. 驱动方程组
Qn1 D
D0 Q0n；
二进制同步减法计数器的级间连接规律 ①. 驱动方程组
T0 J0 K0 1；
T1 J1 K1 Q0n；
T2 J2 K2 Q1n Q0n；
L
L
Ti
Ji
Ki
Q Q n n i1 i2
L
Q1n Q0n
i 1
Q
n。
j
数电实验之计数器
计数器一实验目的1、掌握中规模集成计数器的逻辑功能及使用方法。
2、学习运用集成电路芯片计数器构成N位十进制计数器的方法。
二实验原理计数器是一个用以实现计数功能的时序器件，它不仅可以用来记忆脉冲的个数，还常用于数字系统的定时、分频和执行数字运算以及其它特定的逻辑功能。
计数器种类很多，按构成计数器中的各个触发器输出状态更新是否受同一个CP脉冲控制来分，有同步和异步计数器，根据计数制的不同，分为二进制、十进制和任意进制计数器。
根据计数的增减趋势分，又分为加法、减法和可逆计数器。
另外，还有可预置数和可编程功能的计数器等。
目前，无论是TTL还是CMOS集成电路，都有品种较齐全的中规模集成计数器芯片。
如：异步十进制计数器74LS90，4位二进制同步计数器74LS93，CD4520，4位十进制计数器74LS160、74LS162；4位二进制可预置同步计数器CD40161、74LS161、74LS163；4位二进制可预置同步加/减计数器CD4510、CD4516、74LS191、74LS193；BCD码十进制同步加/减计数器74LS190、74LS192、CD40192等。
使用者只要借助于器件手册提供的功能表和工作波形图以及引出端的排列就能正确使用这些器件。
例如74LS192同步十进制可逆计数器，具有双时钟输入十进制可逆计数功能；异步并行置数功能；保持功能和异步清零功能。
74192功能见表表19.1*表中符号和引脚符号的对应关系：CR = CLR—清零端；LD= LOAD—置数端（装载端）CP U = UP—加计数脉冲输入端CP D = DOWN—减计数脉冲输入端CO——非同步进位输出端（低电平有效）BO——非同步借位输出端（低电平有效）D3 D2 D1 D0 = D C B A—计数器数据输入端Q D Q C Q B Q A—计数器数据输出端根据功能表我们可以设计一个特殊的12进制的计数器，且无0数。
如图19.1所示：当计数器计到13时，通过与非门产生一个复位信号，使第二片74LS192（时十位）直接置成0000，而第一片74LS192计时的个位直接置成0001；从而实现了1——12的计数。
数字电路与逻辑设计 第6章计数器11
74190: 4位十进制同步加/减计数器。 74191: 4位二进制同步加/减计数器。
1.
Q0 QA IJA &
集成同步计数器74161
Q1 Q2 Q3 CO QB R IKA & ≥1 IJB & ≥1 & & & & R IKB & QC IJC & ≥1 & & R IKC & QD IJD & ≥1 & R IKD & &
∧
CR LD D3 D2 D1 D 0 1
CR LD D3 D2 D1 D 0 1
∧
CTT CTP CP
1 计数脉冲
由前面例题分析中可以发现，用反馈置零法设计 计数器存在一个普遍规律：
例3：用74161计数器实现模12计数。 Q3Q 2 CR
1 CP
CTP D3D2D1D0 CO CTT
1 CP
例2:分析图示电路的功能
1
CTP CTT D3 D2 D1 D0 CO
74161
Q3 Q2 Q1 Q0
LD
CP
CR
&
2、采用清零法设计任意模值计数器设计步骤
☆
确定有效状态
☆ 找出反馈清零状态 产生反馈清零信号 ☆ 画出计数器的逻辑电路
反馈清0法的基本思想是： 计数器从全0状态S0开始计数，计满 M个状态产生清0信号，使计数器恢复 到初态S0,然后再重复前面过程。
&
&
&
&
1
1
1
&
LD
D0
CR
D1
CP
D2
《电工电子技术》课件——计数器
&
Q3 Q2 Q1 Q0
RD
74LS161 CP
LD EP ET
1
Q3 Q2 Q1 Q0 0000
1010 1001
0001
0010
0011 0100
1000 0111
0110 0101
（二）集成计数器 74LS192
D C BO CO LD D D
74LS192
D
74LS192 是一个同步十进制可逆计数器。
计算并列状 态转换表。
功能描述。 作状态转移图。
写各触发器的 激励方程— —驱动方程。
写状态方程。
（一）同步时序电路分析方法
例：图所示电路，由两个JK触发器、一个异或门和一个与门组成， 是同步时序逻辑电路。对其分析如下：
（1）写出时钟方程、驱动方程：
时钟方程：CP0 = CP1 = CP↓
驱动方程：J0 = K0 = 1 J1 = K1 = X⊕Q0n
同步计数器
异步计数器
所有触发器的时 钟控制端相同
所有触发器同步 触发动作
触发器的时钟控制 端输入不同
所有触发器不是同 步触发动作
概述
相同时钟控制端的同步触发
不同时钟控制端的异步触发
概述
2. 计数器按计数器增减趋势，分为：
加法计数器
减法计数器
可逆计数器
在 CP 脉冲下 累加计数
在 CP 脉冲下 累减计数
当 X = 0 时，J1 = K1 = Q0n
当 X = 1 时，J1 = K1 = Q0n
Q
Q
Q
Q
（一）同步时序电路分析方法
例：图所示电路，由两个JK触发器、一个异或门和一个与门组成， 是同步时序逻辑电路。对其分析如下：
数电-时序逻辑电路 计数器
——依照一般同步时序电路的设计步骤
例题
用D触发器设计同步十进制加法计数器 用JK触发器设计同步六进制减法计数器
（1）异步二-十进制计数器 74HC/HCT390
FF0 二进制计数器 CP0输入，Q0输出
FF1——FF3
异步五进制计 数器（P277）
CP1输入，Q3、Q2、Q1输出
CP1 1
1000~1111 8进制
异步计数器
方法二 整体反馈清0法实现72进制加法计数器
1 CP
××××
CR D0 D1 D2 D3
CET
CEP 74161(0) TC CP Q0 Q1 Q2 Q3 PE 1
××××
CR D0 D1 D2 D3
CET
CEP 74161(1) TC
CP Q0 Q1 Q2 Q3 PE 1
TC
CEP
74161
PE
>CP Q0 Q1 Q2 Q3
CR: 异步清零端
CP:
有效
PE: 同步并行置数使能端
D0 - D3 ：预置数据输入端 CET、CEP: 计数使能端
TC:进位输出端，用于级连（TC = CET·Q3·Q2·Q1·Q0）
74161逻辑功能表
输入
输出
清预 零置
使能
时 钟
预置数据输入
连接方式1 Q2 Q1 Q0 000 001 010 011 100 101 110 111 000 001
（5421码）
连接方式2 Q0 Q3 Q2 Q1 0 000 0 001 0 010 0 011 0 100 1 000 1 001 1 010 1 011 1 100
二-五-十进制加法计数器
数电第六章时序逻辑电路
• 根据简化的状态转换图，对状态进行编码，画出编码形式 的状态图或状态表
• 选择触发器的类型和个数 • 求电路的输出方程及各触发器的驱动方程 • 画逻辑电路图，并检查电路的自启动能力 EWB
典型时序逻辑集成电路
• 寄存器和移位寄存器 – 寄存器 – 移位寄存器 –集成移位寄存器及其应用 • 计数器 – 计数器的定义和分类 – 常用集成计数器 • 74LVC161 • 74HC/HCT390 • 74HC/HCT4017 – 应用 • 计数器的级联 • 组成任意进制计数器 • 组成分频器 • 组成序列信号发生器和脉冲分配器
– 各触发器的特性方程组：Q n1 J Q n KQ n CP
2. 将驱动方程组代入相应触发器的特性方程,求出各触发器 的次态方程,即时序电路的状态方程组
n n FF0：Q0 1 Q 0 CP n n n FF1：Q1 1 A Q0 Q1 CP
同步时序逻辑电路分析举例(例6.2.2C)
分析时序逻辑电路的一般步骤
• 根据给定的时序电路图写方程式 – 各触发器的时钟信号CP的逻辑表达式(同步、异步之分) – 时序电路的输出方程组 – 各触发器的驱动（激励）方程组 • 将驱动方程组代入相应触发器的特性方程,求出各触发器 的次态方程,即时序电路的状态方程组 • 根据状态方程组和输出方程组,列出该时序电路的状态 表,画状态图或时序图 • 判断、总结该时序电路的逻辑功能
• 电路中存在反馈
驱动方程、激励方程: E F2 ( I , Q )
状态方程 : Q n1 F3 ( E , Q n ) • 电路状态由当前输入信号和前一时刻的状态共同决定
• 分为同步时序电路和异步时序电路两大类
什么是组合逻辑电路?
计数器原理
计数器原理计数器是数字系统中用的较多的基本逻辑器件，它的基本功能是统计时钟脉冲的个数，即实现计数操作，它也可用与分频、定时、产生节拍脉冲和脉冲序列等。
例如，计算机中的时序发生器、分频器、指令计数器等都要使用计数器。
计数器的种类很多。
按构成计数器中的各触发器是否使用一个时钟脉冲源来分，可分为同步计数器和异步计数器；按进位体制的不同，可分为二进制计数器、十进制计数器和任意进制计数器；按计数过程中数字增减趋势的不同，可分为加法计数器、减法计数器和可逆计数器；还有可预制数和可编计数器等等。
1、用D触发器构成异步二进制加法/减法计数器图1 3位二进制异步加法器如上图1所示，是由3个上升沿触发的D触发器组成的3位二进制异步加法器。
图中各个触发器的反相输出端与该触发器的D输入端相连，就把D触发器转换成为计数型触发器T。
将上图加以少许改变后，即将低位触发器的Q端与高一位的CP端相连，就得到3位二进制异步减法器，如下所示：图2 3位二进制异步减法器2、异步集成计数器74LS9074LS90为中规模TTL集成计数器，可实现二分频、五分频和十分频等功能，它由一个二进制计数器和一个五进制计数器构成。
其引脚排列图和功能表如下所示：图3 74LS90的引脚排列图表1 74LS90的功能表3、中规模十进制计数器74LS192(或CC40192)74LS192是同步十进制可逆计数器，它具有双时钟输入，并具有清除和置数等功能，其引脚排列及逻辑符号如下所示：图4 74LS192的引脚排列及逻辑符号（a ）引脚排列 (b) 逻辑符号图中：PL 为置数端，U CP 为加计数端，D CP 为减计数端，U TC 为非同步进位输出端，TC为非同步借位输出端，P0、P1、P2、P3为计数器输入端，MR为清除端，Q0、Q1、DQ2、Q3为数据输出端。
其功能表如下：表2 74LS192的功能表4、4位二进制同步计数器74LS161该计数器能同步并行预置数据，具有清零置数，计数和保持功能，具有进位输出端，可以串接计数器使用。
计数器知识点总结
计数器知识点总结一、计数器的原理1. 计数器的定义计数器是一种能够记录和显示物体个数或事件次数的装置。
在数字电子系统中，计数器是用来对发生的事件次数进行计数和记录的重要电子组件。
它可以通过输入信号触发，输出特定的计数信号，用于控制其他电路或设备的工作。
2. 计数器的工作原理计数器的工作原理主要涉及触发器、计数信号输入、控制信号输入和计数信号输出等方面。
当接收到计数信号输入时，计数器会相应地进行计数，并在符合设定条件时产生计数信号输出。
计数器通常采用二进制计数方式，可实现十进制、十六进制等不同计数方式。
3. 计数器的基本原理计数器由触发器、译码器、计数器控制逻辑、时钟信号和复位信号等多个部分组成。
其中，触发器用于存储和转移计数值，译码器用于将计数信号转换成输出信号，计数器控制逻辑用于对计数器进行控制和管理，时钟信号用于驱动计数器进行计数，复位信号用于将计数器清零。
二、计数器的类型1. 按工作方式划分计数器根据工作方式的不同，可以分为同步计数器和异步计数器两种类型。
同步计数器是指各级计数器都由同一个时钟信号驱动，计数过程是同步进行的。
它的优点是结构简单，易于控制，适用于需要高精度计数的场合。
异步计数器是各级计数器由不同的时钟信号驱动，计数过程是异步进行的。
它的优点是速度快，适用于需要高速计数的场合。
2. 按计数范围划分计数器根据计数范围的不同，可以分为二进制计数器、十进制计数器和十六进制计数器等多种类型。
二进制计数器是指计数器以二进制方式进行计数，适用于数字电子系统中常用的计数方式。
十进制计数器是指计数器以十进制方式进行计数，适用于人们习惯的计数方式。
十六进制计数器是指计数器以十六进制方式进行计数，适用于较大计数范围的计数方式。
3. 按应用场景划分计数器根据应用场景的不同，可以分为通用计数器、频率计数器、脉冲计数器、事件计数器等多种类型。
通用计数器是常用的通用计数设备，适用于各种计数场合。
频率计数器是用于测量信号频率的计数器，适用于频率测量场合。
数电 第6章时序电路
J2
* 1 ' 1 ' 0
K '2
' 1 ' 0
Q Q Q0 Q1Q Q0Q Q Q1
J1
* ' ' ' Q0 Q3' Q0 Q2 Q0 ' 3 ' 2 ' 0 '
' K1
0 0 1 1 0 1 1 0
0 1 0 1 0 1 0 1
0 1 1 0 1 0 0 0
1 0 1 0 1 0 1 0
6.4 同步时序逻辑电路的设计方法
逻辑电路设计:给定设计要求(或者是一段文字描叙,或 者是状态图),求满足要求的时序电路. 设计步骤:
1、进行逻辑抽象,建立电路的状态转换图(状态转换表)。 在状态表中未出现的状态将作为约束项 2、选择触发器,求时钟方程、输出方程和状态方程； 时钟:若采用同步方案,则CP1=CP2=CPn； 如果采用异步方案, 则需根据状态图先画出时序图,然后从翻转要求出发,为各个 触发器选择合适的时钟信号； 输出：输出与现态和输入的逻辑关系； 状态：各触发器的次态输出方程。
这三组方程反映的电路中各个变量 之间的逻辑关系。
3、进行计算:从输出方程和状态方程，不能看出电路 状态的变化情况。还需要转换成状态转换表和状态转 换图。
状态转换表：把任一组输入变量的值和电路的初态值代入状态 方程和输出方程，得到电路的次态和输出值；把得到的次态作 为新的初态，和现在的输入变量值再代入状态方程和输出方程， 得到电路新的次态和输出值。如此继续下去，把每次得到的结 果列成真值表的形式，得到状态转换表。
数字电子技术 第6章 寄存器与计数器
68
工作原理分析
69
74LS90具有以下功能：（1）异步清零。（2）异步置9。（3） 正常计数。（4）保持不变。
70
例6-7 分别采用反馈清零法和反馈置9法，用 74LS90构成8421BCD码的8进制加法计数器。 解：（1）采用反馈清零法。
71
（2）采用反馈置9法。
首先连接成8421BCD码十进制计数器，然后在此基础 上采用反馈置9法。8进制加法计数器的计数状态为 1001、0000～0110，其状态转换图如图（a）所示。
41
6.4.1
集成同步二进制计数器
其产品多以四位二进制即十六进制为主，下面 以典型产品 74LS161为例讨论。
42
① 异步清零。当CLR=0时，不管其它输入信号的状 态如何，计数器输出将立即被置零。
43
② 同步置数。当CLR=1（清零无效）、LD=0时， 如果有一个时钟脉冲的上升沿到来，则计数器输出 端数据Q3～Q0等于计数器的预置端数据D3～D0。
13
例6-1 对于图6-4所示移位寄存器，画出下图所示输入 数据和时钟脉冲波形情况下各触发器输出端的波形。 设寄存器的初始状态全为0。
14
2. 集成电路移位寄存器 常用集成电路移位寄存器为74LS194，其逻辑符号和 引脚图如图所示。
15
16
例6-2 利用两片集成移位寄存器74LS194扩展成一 个8位移位寄存器。
连 接 规 律 加 法 计 数 减 法 计 数 T＇触发器的触发沿 上 升 沿 下 降 沿
CPi Q i 1
CPi Qi 1
CPi Q i 1
例子
25
CPi Qi 1
6.2.2
异步非二进制计数器
第六章 时序逻辑电路计数器
EP ET
CLK Q0 Q1 Q2
C LD LD R D RD Q3
（b）功能表
图6.3.9 4注：74161和74LS161只是内部电路结构有些区别。74LS163 也是4位二进制加法计数器，但清零方式是同步清零
01
01
0
6.3.2 计数器
0 0 0 0 1 1 1 1
0 0 1 1 0 0 1 1
0 1 0 1 0 1 0 1
Ti Qi 1Qi 2 ...Q0 T0 1
T 触发器
1.定义： 凡在时钟信号作用下，具有表5.6.3所示功能的触 发器称为T 触发器 表5.6.3
在数字电路中，凡在 CP 时钟脉冲 控制下，根据输入信号T取值的不 同，具有保持和翻转功能的电路 ，即当 T=0 时能保持状态不变 ， T=1 时一定翻转的电路，都称为 T 触发器。 2.特性方程： 由特性表可得
(a)逻辑图形符号 （b）功能表 图6.3.12 同步十六进制可逆计数器74LS193的图形符号及功能表
6.3.2 计数器
2. 同步十进制计数器：
①加法计数器 基本原理：在四位二 进制计数器基础上修 改，当计到1001时， 则下一个CLK电路状 态回到0000。
T1 Q0 Q0Q3
6.3.2 计数器
K1 ＆ T3 J Q3 6 7 8 9 10 11 0 0 0 0 1 0 0 0 0 0 1 1 0 0 0 1 0 1 0 1 3 2 1 0 9 0 0 0 1 0
C K1
6.3.2 计数器
其逻辑电路如图6.3.15所示
驱动方程：
T0 1 (Q3 Q2 Q1 ) T1 Q0 Q0 (Q1 Q2 Q3 ) T2 Q1 Q1 Q0 T3 Q2
数字逻辑教学课件计数器
控制算法的实现
04
CHAPTER
计数器的实现方式
简单、基础
总结词
通过使用基本的逻辑门电路（如AND、OR、NOT门）来实现计数器的功能。每个门电路都有一定的逻辑功能，通过组合这些门电路可以实现计数器的各种操作，如计数、清零、置数等。这种实现方式虽然简单，但需要大量的门电路，因此只适用于较小的计数器。
计数器的基本原理是利用触发器的翻转特性，对输入信号的脉冲个数进行计数。
当输入信号的脉冲到达时，触发器会翻转状态，从而增加计数值。
计数器可以根据计数的进制数分为二进制计数器、十进制计数器和任意进制计数器。
此外，根据计数器的功能和结构，还可以分为同步计数器和异步计数器、加法计数器和减法计数器等。
02
详细描述
VS
灵活、可定制
详细描述
可编程逻辑器件（PLD）是一种可以通过编程来实现任意数字逻辑功能的芯片。利用PLD实现计数器，可以通过编程语言（如VHDL或Verilog）编写计数器的逻辑电路，然后将其下载到PLD芯片中实现。这种实现方式具有高度的灵活性和可定制性，可以根据实际需求进行任意规模的计数器设计。同时，PLD还具有可重复编程的优点，可以多次修改和重新编程。
任意进制计数器可以通过组合触发器和门电路实现，其结构和实现方式与十进制计数器类似，但进制的位数和计数的范围可以根据需要进行调整。
任意进制计数器的特点是灵活性高，可以根据实际需求进行定制。
同步计数器的特点是时钟信号的控制下状态变化一致，计数速度快且稳定；异步计数器的特点是触发器的状态变化不同步，可能会产生竞争冒险现象，需要采取措施进行消除。
调制解调
计数器在调制解调过程中用于实现信号的调制和解调，通过对信号的频率和相位进行计数，可以将数字信号转换为模拟信号或反之。
计数原理知识点
计数原理知识点计数原理是数字电路中一门基础的理论学科，也是数字逻辑电路设计中的重要组成部分。
它研究的是如何进行数字信号的计数和处理。
计数原理主要包括同步计数器和异步计数器两个部分。
一、同步计数器同步计数器是由触发器和逻辑门构成的。
触发器是最基本的存储单元，常见的有RS触发器、D触发器、JK触发器等。
不同的触发器具有不同的特点和功用。
在同步计数器中，逻辑门用来实现计数器的各种计数方式。
常见的逻辑门有与门、或门、非门、与非门、或非门等。
通过逻辑门的组合和控制，可以实现计数器的不同计数方式，如二进制计数、BCD码计数、格雷码计数等。
同步计数器的特点是同步输入信号和时钟信号的变化有相同的频率和相位关系。
同步计数器的计数是可控的，可以通过控制信号来实现正向计数、负向计数、上下计数等功能。
同时，同步计数器可以实现任意的初始值和终止值，具有较高的灵活性和可编程性。
二、异步计数器异步计数器是由触发器和逻辑门构成的。
不同于同步计数器，异步计数器的触发信号来自前一级计数器而不是时钟信号。
异步计数器的特点是触发信号不依赖于时钟信号，计数不受时钟信号的控制，可以实现不同频率的计数。
异步计数器的计数方式一般为二进制计数，并且可以通过逻辑门的控制实现不同的计数间隔。
异步计数器的设计相对复杂一些，需要考虑到触发器之间的逻辑关系和计数器的稳定性。
但是异步计数器的优点在于可以实现非线性计数、自由计数范围的选择和等间隔计数等功能，适用于特定的计数场合。
三、计数器的应用计数器是数字电路中非常重要的一个部分，其应用涵盖了各个领域。
1. 时序控制：计数器可以用来生成各种序列信号，进行时序控制。
例如，在微处理器中，计数器可以用来控制指令序列的执行，实现诸如数据传输、逻辑运算、算术运算等复杂功能。
2. 频率分频器：计数器可以用来分频输入信号的频率。
通过计数器的计数功能，可以将输入信号的频率降低，实现频率的分频效果。
3. 事件计数：计数器可以用来对事件进行计数。
数电 计数器
2019/2/24
12
（ 2 ）由 D 触发器构成的 3 位异步二进制加法计数器 （用CP脉冲上升沿触发）
仿真
图5-15 由D触发器构成的3位异步二进制加法计数器 (a) 电路图 （b）时序图 2019/2/24 13
2．异步二进制减法计数器 必须满足二进制数的减法运算规则：0-1不够减， 应向相邻高位借位，即10-1＝1。 组成二进制减法计数器时，各触发器应当满足： ① 每输入一个计数脉冲，触发器应当翻转一次 （即用T′触发器）； ② 当低位触发器由0变为1时，应输出一个借位信 号加到相邻高位触发器的计数输入端。
6
7
1
1
1
1
0
1
6
7
8
0
0
0
0
2019/2/24
9
④ 时序图
图5-13 3位二进制加法计数器的时序图
2019/2/24 10
⑤ 状态转换图
圆圈内表 示Q2Q1Q0 的状态
用箭头表 示状态转 换的方向
图5-14 3位二进制加法计数器的状态转换图
2019/2/24 11
⑥ 结论 如果计数器从000状态开始计数，在第八个计 数脉冲输入后，计数器又重新回到000状态，完成 了一次计数循环。所以该计数器是八进制加法计 数器或称为模8加法计数器。 如果计数脉冲CP的频率为f0，那么Q0输出波形 的频率为1/2f0，Q1输出波形的频率为1/4 f0，Q2输 出波形的频率为1/8 f0。这说明计数器除具有计数 功能外，还具有分频的功能。
2019/2/24
7
（ 1 ） JK 触发器构成的 3 位异步二进制加法计数器 （用CP脉冲下降沿触发） ① 电路组成
仿真
图5-12 3位异步二进制加法计数器
计数器的原理
计数器的原理计数器是数字电路中广泛使用的逻辑部件，是时序逻辑电路中最重要的逻辑部件之一。
计数器除用于对输入脉冲的个数进行计数外，还可以用于分频、定时、产生节拍脉冲等。
计数器按计数脉冲的作用方式分类，有同步计数器和异步计数器；按功能分类，有加法计数器、减法计数器和既具有加法又有减法的可逆计数器；按计数进制的不同，又可分为二进制计数器、十进制计数器和任意进制计数器。
一、计数器的工作原理1、二进制计数器（1）异步二进制加法计数器图1所示为用JK触发器组成的4位异步二进制加法计数器逻辑图。
图中4个触发器F0~F3均处于计数工作状态。
计数脉冲从最低位触发器F0的CP端输入，每输入一个计数脉冲，F0的状态改变一次。
低位触发器的Q端与高位触发器的CP端相连。
每当低位触发器的状态由1变0时，即输出一负跳变脉冲时，高位触发器翻转。
各触发器置0端R D并联，作为清0端，清0后，使触发器初态为0000。
当第一个计数脉冲输入后，脉冲后沿使F0的Q0由0变1，F1、F2、F3均保持0态，计数器的状态为0001；当图1 4位异步二进制加法计数器第二个计数脉冲输入后，Q0由1变为0，但Q0的这个负跳变加至F1的CP端，使Q1由0变为1，而此时F3、F2仍保持0状态，计数器的状态为0010。
依此类推，对于F0来说，每来一个计数脉冲后沿，Q0的状态就改变，而对于F1、F2、F3来说，则要看前一位输出端Q 是否从1跳到0，即后沿到来时，其输出端的状态才改变，否则Q1、Q2、Q3端的状态同前一个状态一样。
这样在第15个计数脉冲输入后，计数器的状态为1111，第16个计数脉冲输入，计数器恢复为0000。
由上述分析可知，一个4位二进制加法计数器有24=16种状态，每经过十六个计数脉冲，计数器的状态就循环一次。
通常把计数器的状态数称之为计数器的进制数（或称计数器的模），因此，4位二进制计数器也可称之为1位十六进制（模16）计数器。
表1所示为4位二进制加法计数器的状态表。
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个触发器的时钟信号，则可构成多位二进制减计数器。
同理，对于上述D触发器，如果把 Q 作为下一个触发器的时 钟信号，构成减计数器；把 Q 作为下一个触发器的时钟信号，构 成加计数器。
用JK触发器组成的异步二进制加计数器
Q3 进位 Q2 J3 Q1 J2 Q0 J1
Q3
Q2
Q1
Q0
J0
CP 3 Q3 K3
寄存器： 寄存器用于存储一组二进制数。
一个触发器可以存储一位二进制数，N个触发器组
成的寄存器可以存储N位二进制数。 常用的寄存器有74LS273 ( 8D触发器组成，有清零端)、 74LS397(四位)、74LS378(六位)、 74LS377(八位)等。
D触发器组成的4位寄存器
Q3 Q D D3 Q D D2 Q2 Q D D1 Q1 Q D D0 CP Q0
DSR S0 S1 D0D1D2D3
D4D5D6D7
DSL
返回
3. 移位寄存器应用实例
实例1—并行—串行数据转换 实例2—串行—并行数据转换 实例3—构成扭环计数器 实例4—构成脉冲分配器 实例5—构成串行加法器
返回
实例1—并行—串行数据转换
启动
& &
Cr
CP
串行输出
Q0 Q1 Q2 Q3 Q0 Q1 Q2 Q3 Cr 74194(1)
已知RS触发器的表达式：
如果 S= R， 则： Qn+1 = S + SQn = S 这时的RS触发器相当于D触发器，S即是D。 并行输出
Q0 D
1
Qn+1 = S + RQn S•R = 0
Q1 S R Q Q S R Q Q
Q2 S R Q Q
Q3
S R
Q Q
CP
RS触发器组成的移位寄存器工作原理
返回
3. 二进制计数器
异步二进制计数器 同步二进制计数器
返回
(1) 异步二进制计数器
一个触发器可作为一位二进制计数器，则适当连接N个触发器可
构成N位二进制计数器。
如果把上述JK触发器的输入J和K都接高电位，可构成一位计数 器，并且Q是进位输出， Q 是借位输出。如果把 Q 作为下一个触发 器的时钟信号，则可构成多位二进制加计数器，如果把 Q 作为下一
异步计数器--触发器状态不同时翻转。
按计数数值增减：加计数器--随计数脉冲做递加计数。 减计数器--随计数脉冲做递减计数。
可逆计数器
按数字的编码方式：二进制码计数器 按计数容量(模)： 十二进制计数器 BCD码(二-十进制)计数器 六十进制计数器Biblioteka 2.D=Q1位计数器
用D触发器组成的一位计数器： 用JK触发器组成的一位计数器： J=K=1
1 1 1 1 1 1 1 0 0 0 0 1 2 1 1 1 1 0 0 0 0 0 1 0 0 0 1 3 1 1 1 0 0 0 0 0 0 0 0 1 4 1 1 0 0 0 0 0 0 0 0 0 1 5 1 0 0 0 0 0 0 0 0 0 0
实例4—构成脉冲分配器
CD4015功能表
返回
移位寄存器原理
移位寄存器除了具有寄存器的功能外，还有移位 功能。即所存储的代码在时钟信号的作用下可实现左 移或右移。主要用于数据的串-并行转换，数据运算 （乘、除等）。常用的有74164、74194、CD4015等。 移位寄存器可由RS触发器、D触发器或JK触发器 组成。
RS触发器组成的移位寄存器
四位二进制加计数器时序图
CP Q0 Q1 Q2 Q3
从时序图看出： Q0的周期是CP的2倍，Q0叫2分频输出端。 Q1的周期是CP的4倍，Q1叫4分频输出端。 Q2的周期是CP的8倍，Q2叫8分频输出端。 Q3的周期是CP的16倍，Q3叫16分频输出端。
由JK触发器组成的二进制减计数器
Q3 Q2 J3 Q1 J2 Q0 J1
74194(1)
CP
Cr
Q4 Q5 Q6 Q7
74194(2)
CP
DSR S1 S0 D0D1D2D3 DSL
DSR S1 S0 D4D5D6D7 DSL
1 1 1 1 1
串行输入
1
0 1 1
实例3—构成扭环计数器
A
74164
B CP
CP Cr
1
Cr
1
QA QB QC QD QE QF QG QH
1 1 0 1 0 0 0 0
移位寄存器74164
Cr S A B CP
1
QA
QB
QC
QD
QE
QF
QG
QH
Q Q
S R
Q Q
S R
Q Q
S R
Q Q
S R
Q Q
S R
Q Q
S R
Q Q
S R
Q Q
&
1
R
A、B：串行数据输入端
Cr：异步清零端 CP：时钟端
74164时序图
CP Cr A B QA QB QC QD QE QF QG QH
输出 借位 进位
Q
D
输出 进位
Q
J
Q CP
CP 借位
Q K 1
1位计数器分析
按照二进制加法规则，如果触发器状态已经为1，则再 有时钟信号到来时，状态应回0，并向高位送出进位信号 （以使下一个触发器状态翻转）。所以，由上升沿触发的触 发器构成一位计数器其进位信号是 Q，而由下降沿触发的触 发器构成一位计数器其进位信号是Q。 同理可标出借位信号。
双向移位寄存器74194功能表：
时 钟 CP X
复 位 Cr 0 1 1 1 1
控制 S1S0 XX 11 10 01 00
输入 串入 DSL DSR X X X X D X X D X X
输出 并入 Q0Q1Q2Q3 D0D1D2D3 XXXX D0D1D2D3 XXXX XXXX XXXX 0000 D0D1D2D3 Q1Q2Q3 D D Q0Q1Q2 Q0Q1Q2Q3 清零 置数 左移 右移 保持 功能
双向移位寄存器74194功能扩展
用2片74194扩展成的一个8位双向移位寄存器：
Q0 Q1 Q2 Q3 Cr
CP
Q4 Q5 Q6 Q7 Cr Q4 Q5 Q6 Q7
74194（2）
Cr
Q0 Q1 Q2 Q3
74194（1）
CP
CP
DSR S0 S1D0D1D2D3 DSL
DSR S0 S1 D0D1D2D3 DSL
CP X
0,1,↓
↑
D X X d
Cr 1 0 0
Q0 0 n Q0 d
Q1 0 n Q1 n Q0
Q2 0 n Q2 n Q1
Q3 0 n Q3 n Q2
CD4015构成脉冲分配器
Q Q Q0 Q1 1Q Q2 2 Q 0Q 33
&
CP CP Q0 Q 0 Q1 Q1 Q2 Q 2 Q3 Q 3
四位二进制加计数器状态转换表
状态转换表：
CP Q3 Q2 Q1 Q0 0 0 0 0 0 1 0 0 0 1 2 0 0 1 0 3 0 0 1 1 4 0 1 0 0 5 0 1 0 1 6 0 1 1 0 7 0 1 1 1 8 1 0 0 0 9 10 11 12 13 14 15 1 1 1 1 1 1 1 0 0 0 1 0 1 1 0 1 1 0 1 1 1 1 0 1 0 1 0 1
& 1 &
f1 f2 f3
&
扭环计数器状态表
时钟 0 1 2 3 4 5 6 7 8 9 1 0 QH 0 0 0 0 0 0 0 0 1 1 1 QG 0 0 0 0 0 0 0 1 1 1 1 QF 0 0 0 0 0 0 1 1 1 1 1 QE 0 0 0 0 0 1 1 1 1 1 1 QD 0 0 0 0 1 1 1 1 1 1 1 QC 0 0 0 1 1 1 1 1 1 1 1 QB 0 0 1 1 1 1 1 1 1 1 0 QA 0 1 1 1 1 1 1 1 1 0 0 f1 0 0 1 0 0 0 0 0 0 0 0 f2 0 0 0 0 0 0 0 0 0 0 0 f3 0 0 0 0 0 0 0 0 1 0 0
工作原理： 当时钟信号的上升沿到来时，D触发器的输入被锁存，寄存 器的输出就是输入数据 D（D3D2D1D0） 。 电路中，输入数据是由CP控制同时被锁存到触发器中，输 出也基本上是同时给出的，触发器的这种工作方式叫做并行输入、 并行输出方式。 返回
2. 移位寄存器
移位寄存器原理 RS触发器组成的移位寄存器 移位寄存器74164 双向移位寄存器74194
电路由四个RS触发器、四个4-1MUX和一些门电路组成。 DIL：左移输入 DIR：右移输入 S1S0：功能选择 Cr：清零 CP：时钟，上升沿触发 D0D1D2D3：并行输入 Q0Q1Q2Q3：并行输出 Q0：左移位输出 Q3：右移位输出
根据电路可列出四个触发器输入S的表达式如下：
S0=F0= S1 • S0 • Q0+ S1 • S0 • DSR+ S1 • S0 • Q1+S1 • S0 • D0 S1=F1= S1 • S0 • Q1+ S1 • S0 • Q0 + S1 • S0 • Q2+S1 • S0 • D1 S2=F2= S1 • S0 • Q2+ S1 • S0 • Q1 + S1 • S0 • Q3+S1 • S0 • D2 S3=F3= S1 • S0 • Q3+ S1 • S0 • Q2 + S1 • S0 • DSL+S1 • S0 • D3