数字电路实验报告(完整版)

数字电子技术实验报告2015-2016学年第一学期
姓名：陶瑜
学号：2014111990
班级：计算机科学与技术三班
座位号：31
实验时间：周四下午第二讲
实验指导教师:龙文杰
实验2原理图：
实验3代码：
module ty_2014111990_3(codeout,indec);
input[3:0] indec;
output [6:0] codeout;
reg[6:0]codeout;
always@(indec)
begin
case(indec)
4'd0:codeout=7'b1111110;
4'd1:codeout=7'b0110000;
4'd2:codeout=7'b1101101;
4'd3:codeout=7'b1110001;
4'd4:codeout=7'b0110011;
4'd5:codeout=7'b1011011;
4'd6:codeout=7'b1011111;
4'd7:codeout=7'b1110000;
4'd8:codeout=7'b1111111;
4'd9:codeout=7'b1111011;
default: codeout=7'bx;
endcase
end
endmodule
实验4原理图和波形图：
实验5原理图和波形图:
实验6原理图和波形图：
实验6代码：
1：计数器
module jishuqi(d,clk,clr,load,ud,q,cout); parameter n=4;
input[n-1:0] d;
input clk,clr,load,ud;
output reg[n-1:0] q;
output cout;
assign cout=(ud&(q==9))|(~ud&(q==0)); always @ (posedge clk,negedge clr)
if(!clr)
q<=0;
else if(load)
q<=d;
else if(ud)
if(q<9) q<=q+1;
else q<=0;
else
if(q>0) q<=q-1;
else q<=9;
endmodule
2：7段译码器：
module decode4_7(a,b,c,d,e,f,g,q);
input[3:0]q;
output a,b,c,d,e,f,g;
reg[6:0]codeout;
always @(q)
begin
case(q)
4'd0:codeout=7'b1111110;
4'd1:codeout=7'b0110000;
4'd2:codeout=7'b1101101;
4'd3:codeout=7'b1110001;
4'd4:codeout=7'b0110011;
4'd5:codeout=7'b1011011;
4'd6:codeout=7'b1011111;
4'd7:codeout=7'b1110000;
4'd8:codeout=7'b1111111;
4'd9:codeout=7'b1111011;
default: codeout=7'bx;
endcase
end
assign {a,b,c,d,e,f,g} = codeout[6:0]; endmodule
实验7原理图和波形图：
实验7代码：
1.分频器
module divfreq(clk,out);
input clk;
output reg out;
reg [12:0] q5000;
always @ (posedge clk)
begin
if(q5000<=2499)
begin
out<=1;
q5000<=q5000+1;
end
else if (q5000<4999)
begin
out<=0;
q5000<=q5000+1;
end
else
q5000<=0;
end
endmodule
2.计数器
module counter100(set,out,out2,q100); output reg out2;
input out;
input [6:0] set;
output reg [7:0] q100;
always @(posedge out)
begin
if (q100<set)
begin
out2<=1;
q100<=q100+1;
end
else if (q100<99) begin
out2<=0;
q100<=q100+1;
end
else q100<=0;
end
endmodule。