数电实验6计数器的设计
数电 计数器 实验报告
数电计数器实验报告
《数电计数器实验报告》
实验目的：通过实验，掌握计数器的工作原理及其应用。
实验仪器：数电实验箱、示波器、计数器芯片、电源等。
实验原理：计数器是一种能够记录输入脉冲信号次数的电子设备，它能够实现数字信号的计数功能。
在实验中，我们将使用计数器芯片来实现二进制计数器的功能，通过观察输出信号的变化来了解计数器的工作原理。
实验步骤：
1. 将计数器芯片连接到数电实验箱上，并接入示波器以观察输出信号。
2. 将电源接通，调节示波器参数，观察计数器的输出波形。
3. 输入不同的脉冲信号，观察计数器的计数变化。
4. 通过改变输入信号的频率和幅度，观察计数器的响应情况。
实验结果：通过实验观察，我们发现计数器能够准确地记录输入脉冲信号的次数，并且能够按照二进制的方式进行计数。
当输入信号的频率增加时，计数器的计数速度也相应增加，而当输入信号停止时，计数器的计数也停止。
实验结论：计数器是一种非常重要的数字电路元件，它在数字系统中具有广泛的应用。
通过本次实验，我们深入了解了计数器的工作原理及其特性，为今后的数字电路设计和应用打下了坚实的基础。
总结：本次实验通过实际操作，让我们对计数器有了更深入的了解，同时也增强了我们对数字电路的理解和应用能力。
希望通过今后的实验和学习，我们能够更加熟练地掌握数字电路的相关知识，为今后的工程实践打下坚实的基础。
数电计数器实验报告
数电计数器实验报告数电计数器实验报告引言：数电计数器是数字电路中常见的一种组合逻辑电路，用于实现对输入信号进行计数的功能。
在本次实验中，我们将通过搭建一个四位二进制计数器的电路，来深入了解计数器的工作原理和应用。
实验目的：1. 熟悉计数器的基本原理和工作方式；2. 掌握计数器的设计与搭建方法；3. 理解计数器在数字系统中的应用。
实验器材：1. 74LS161四位二进制同步计数器芯片；2. 74LS47七段数码管芯片；3. 电路连接线、电源等。
实验步骤：1. 按照电路原理图，连接74LS161计数器芯片和74LS47七段数码管芯片；2. 将74LS161的CLK输入引脚连接到一个可调的方波发生器，用于提供时钟信号；3. 将74LS161的RST引脚连接到一个开关，用于手动复位计数器；4. 将74LS161的QA~QD引脚连接到74LS47的A~D引脚，用于输出计数结果；5. 将74LS47的LT引脚连接到一个LED灯，用于指示计数溢出。
实验原理：计数器是由触发器和逻辑门组成的组合逻辑电路。
在本次实验中，我们使用74LS161芯片作为计数器，它具有四位二进制计数功能。
74LS161芯片内部包含四个D触发器，每个触发器的输出与下一个触发器的时钟输入相连，形成级联的工作方式。
当时钟信号上升沿到来时，触发器会根据输入信号的状态进行状态转移，从而实现计数功能。
实验结果：通过调节方波发生器的频率，我们可以观察到七段数码管上显示的数字不断变化。
当计数器达到最大值时，LED灯会亮起，指示计数溢出。
通过手动复位开关，我们可以将计数器重新复位为0，重新开始计数。
实验分析：1. 在实验过程中，我们发现计数器的工作稳定性较好，能够准确地进行计数；2. 通过改变方波发生器的频率，我们可以调整计数器的计数速度，从而实现不同的计数效果；3. 计数器的应用非常广泛，比如在时钟、计时器、频率分频器等数字系统中都有广泛的应用。
实验总结：通过本次实验，我们深入了解了数电计数器的工作原理和应用。
数电实验之计数器
计数器一实验目的1、掌握中规模集成计数器的逻辑功能及使用方法。
2、学习运用集成电路芯片计数器构成N位十进制计数器的方法。
二实验原理计数器是一个用以实现计数功能的时序器件，它不仅可以用来记忆脉冲的个数，还常用于数字系统的定时、分频和执行数字运算以及其它特定的逻辑功能。
计数器种类很多，按构成计数器中的各个触发器输出状态更新是否受同一个CP脉冲控制来分，有同步和异步计数器，根据计数制的不同，分为二进制、十进制和任意进制计数器。
根据计数的增减趋势分，又分为加法、减法和可逆计数器。
另外，还有可预置数和可编程功能的计数器等。
目前，无论是TTL还是CMOS集成电路，都有品种较齐全的中规模集成计数器芯片。
如：异步十进制计数器74LS90，4位二进制同步计数器74LS93，CD4520，4位十进制计数器74LS160、74LS162；4位二进制可预置同步计数器CD40161、74LS161、74LS163；4位二进制可预置同步加/减计数器CD4510、CD4516、74LS191、74LS193；BCD码十进制同步加/减计数器74LS190、74LS192、CD40192等。
使用者只要借助于器件手册提供的功能表和工作波形图以及引出端的排列就能正确使用这些器件。
例如74LS192同步十进制可逆计数器，具有双时钟输入十进制可逆计数功能；异步并行置数功能；保持功能和异步清零功能。
74192功能见表表19.1*表中符号和引脚符号的对应关系：CR = CLR—清零端；LD= LOAD—置数端（装载端）CP U = UP—加计数脉冲输入端CP D = DOWN—减计数脉冲输入端CO——非同步进位输出端（低电平有效）BO——非同步借位输出端（低电平有效）D3 D2 D1 D0 = D C B A—计数器数据输入端Q D Q C Q B Q A—计数器数据输出端根据功能表我们可以设计一个特殊的12进制的计数器，且无0数。
如图19.1所示：当计数器计到13时，通过与非门产生一个复位信号，使第二片74LS192（时十位）直接置成0000，而第一片74LS192计时的个位直接置成0001；从而实现了1——12的计数。
数字电路与逻辑设计 第6章计数器11
74190: 4位十进制同步加/减计数器。 74191: 4位二进制同步加/减计数器。
1.
Q0 QA IJA &
集成同步计数器74161
Q1 Q2 Q3 CO QB R IKA & ≥1 IJB & ≥1 & & & & R IKB & QC IJC & ≥1 & & R IKC & QD IJD & ≥1 & R IKD & &
∧
CR LD D3 D2 D1 D 0 1
CR LD D3 D2 D1 D 0 1
∧
CTT CTP CP
1 计数脉冲
由前面例题分析中可以发现，用反馈置零法设计 计数器存在一个普遍规律：
例3：用74161计数器实现模12计数。 Q3Q 2 CR
1 CP
CTP D3D2D1D0 CO CTT
1 CP
例2:分析图示电路的功能
1
CTP CTT D3 D2 D1 D0 CO
74161
Q3 Q2 Q1 Q0
LD
CP
CR
&
2、采用清零法设计任意模值计数器设计步骤
☆
确定有效状态
☆ 找出反馈清零状态 产生反馈清零信号 ☆ 画出计数器的逻辑电路
反馈清0法的基本思想是： 计数器从全0状态S0开始计数，计满 M个状态产生清0信号，使计数器恢复 到初态S0,然后再重复前面过程。
&
&
&
&
1
1
1
&
LD
D0
CR
D1
CP
D2
如何设计简单的计数器电路
如何设计简单的计数器电路在数字电子电路中，计数器是一种常见而重要的电路元件，它能够实现对输入脉冲信号进行计数和展示。
本文将介绍如何设计一个简单的计数器电路。
设计简单的计数器电路可以分为两个步骤：选择适当的计数器类型和设计逻辑电路。
一、选择适当的计数器类型在选择计数器类型时，需要考虑计数器的位数和计数模式。
根据计数器的位数，可以选择4位、8位或更多位的计数器。
根据计数模式，可以选择二进制计数，BCD（二进制编码十进制）计数，或其他计数方式。
以4位二进制计数器为例，设计一个可以从0到15计数的计数器。
二、设计逻辑电路为了实现从0到15的计数，我们可以使用四个JK触发器和适当的逻辑门来构建计数器电路。
首先，将四个JK触发器连接成一个级联结构，即将一个触发器的输出引脚连接到下一个触发器的时钟输入引脚，以此类推。
同时，将第一个触发器的时钟输入引脚连接到输入脉冲信号源。
接下来，需要设置逻辑门来控制计数器的复位和使能。
当计数器达到15时，需要将其复位为0，即重新开始计数。
我们可以使用与门来实现这一功能，将四个触发器的输出引脚连接到与门的输入引脚，当四个引脚全部为高电平时，输出高电平信号，将其作为复位信号。
另外，为了使计数器能够正常工作，还需要设置使能信号。
我们可以使用使能控制器来实现这一功能，将输入脉冲信号和复位信号分别连接到使能控制器的输入引脚，使能控制器的输出引脚连接到四个JK 触发器的使能输入引脚。
通过上述设计，我们就可以获得一个简单的4位计数器电路。
当输入脉冲信号源提供脉冲时，计数器将递增一个单位；当计数器达到15时，将被复位为0，并重新开始计数。
设计计数器电路时，需要注意以下几点：1. 选用适当的计数器类型和位数，根据实际需求确定。
2. 熟悉JK触发器的工作原理和真值表，确保触发器的连线正确。
3. 理解逻辑门的功能，如与门、或门等。
4. 考虑计数器的复位和使能功能，确保计数器能够正常工作。
总结：设计一个简单的计数器电路需要选择适当的计数器类型和设计逻辑电路。
数字电路 实验 计数器及其应用 实验报告
实验六计数器及其应用一、实验目的1．学习用集成触发器构成计数器的方法2．掌握同步计数的逻辑功能、测试方法及功能扩展方法3．掌握构成任意进制计数器的方法二、实验设备和器件1．+5V直流电源2．双踪示波器3．连续脉冲源4．单次脉冲源5．逻辑电平开关6．逻辑电平显示器7．译码显示器8．CC4013×2（74LS74）CC40192×3（74LS192）CC4011（74LS00）CC4012（74LS20）三、实验原理计数器是一个用以实现计数功能的时序部件，它不仅可用来计脉冲数，还常用作数字系统的定时、分频和执行数字运算以及其它特定的逻辑功能。
计数器种类很多。
计数器计数时所经历的独立状态总数为计数器的模（M）。
计数器按模可分为二进计数器（M=2n）、十进计数器（M=10n）和任意进制计数器（M≠2n、M≠10n）。
按计数脉冲输入方式不同，可分为同步计数和异步计数。
按计数值增减趋势分为：加法计数器、减法计数器和可逆（加/减）计数器。
1．用D触发器构成异步二进制加/减计数器图6-1是用四只D触发器构成的四位二进制异步加法计数器，它的连接特点是将每只D触发器接成T 触发器，再由低位触发器的Q端和高一位的CP端相连接。
若将图6-1稍加改动，即将低位触发器的Q端与高一位的CP端相连接，即构成了一个4位二进制减法计数器。
2．中规模十进制计数器、十六进制计数器（1）CC40192是同步十进制可逆计数器，具有双时钟输入，并具有清除和置数等功能。
当清除端CR为高电平“1”时，计数器直接清零；CR置低电平则执行其它功能。
当CR为低电平，置数端LD也为低电平时，数据直接从置数端D0、D1、D2、D3置入计数器。
当CR为低电平，LD为高电平时，执行计数功能。
执行加计数时，减计数端CP D接高电平，计数脉冲由CP U输入；在计数脉冲上升沿进行8421码十进制加法计数。
执行减计数时，加计数端CP U接高电平，计数脉冲由减计数端CP D 输入，表6-2为8421码十进制加、减计数器的状态转换表。
数电模电课程设计--六进制同步加法计数器
数电模电课程设计--六进制同步加法计数器目录1 数字电子设计部分......................................... 错误!未定义书签。
1.1六进制同步加法计数器1.1.1课程设计的目的1.1.2设计的总体框图1.1.3设计过程1.1.4设计的逻辑电路图1.1.5设计的电路原理图1.1.6实验仪器1.1.7实验结论（分析实验中出现的故障及产生的原因1.1.6实验仪器1.1.7实验结论（分析实验中出现的故障及产生的原因1.2串型数据检测器1.2.1课程设计的目的1.2.2设计的总体框图1.2.3设计过程1.2.4设计的逻辑电路图1.2.5设计的电路原理图1.2.6实验仪器1.2.7实验结论（分析实验中出现的故障及产生的原因）1.3参考文献2 模拟电子设计部分......................................... 错误!未定义书签。
2.1 课程设计的目的与作用............................. 错误!未定义书签。
2.1.1课程设计 ................................ 错误!未定义书签。
2.2 设计任务、及所用multisim软件环境介绍............ 错误!未定义书签。
2.3 电路模型的建立................................... 错误!未定义书签。
2.4 理论分析及计算................................... 错误!未定义书签。
2.5 仿真结果分析..................................... 错误!未定义书签。
2.6 设计总结和体会................................... 错误!未定义书签。
2.7 参考文献......................................... 错误!未定义书签。
6进制计数器课程设计
二、总原理图142536ttttCPQ0Q1Q2tCO3、元件清单元件名称主要参数数量74LS112双JK触发器274LS00与非门274LS48七段数码管译码器驱动器1七段数码管1四、要紧芯片介绍JK触发器当信号为双端输入时，JK触发器是功能完善、利用灵活和通用性较强的一种触发器。
JK触发器常被用作缓冲存储器，移位寄放器和计数器。
本实验74LS112双JK触发器，是下降边沿触发的边沿触发器。
引脚功能及逻辑符号如下图所示。
JK触发器的状态方程为：Qn+1 ＝J n＋Qn，下降沿触发JK触发器的功能如表。
74LS112双JK触发器引脚排列及逻辑符号JK 触发器功能表注：×--任意态 ↓--高到低电平跳变 ↑--低到高电平跳变Qn （n ）--现态 Qn+1（n+1 ）--次态 φ--不定态74LS 与非门74LS00从属于TTL 门系列。
它是一个内部含有四个双输入的与非门芯片。
其14脚接+5V 电压；7脚接地；其功能表达式可记为：当AB 都为高电平"1"时,输出为高电平"0"； 当AB 都为低电平"0"时,输出为高电平"1"；当AB 异同时：即一个为低电平"0",一个为高电平"1"时，输出为高电平"1"。
其内部结构如下图：输 入输 出 D D CPJKQn+1 n+1 0 1 × × × 1 0 1 0 × × ×10 0 × × × φ φ 1 1 ↓ 0 0 Qn n 1 1 ↓ 1 0 1 0 1 1 ↓ 0 1 0 1 1 1 ↓11nQn11↑ × × Qnn74LS487段显示译码器74LS48是输出高电平有效的译码器74LS48除有实现7段显示译码器大体功能的输入（DCBA）和输出（Ya～Yg）端外，7448还引入了灯测试输入端（LT）和动态灭零输入端（RBI），和既有输入功能又有输出功能的消隐输入/动态灭零输出（BI/RBO）端。
数字电路实验计数器
实验八计数器一、实验目的1．熟悉由集成触发器构成的计数器电路及其工作原理。
2．熟悉掌握常用中规模集成电路计数器及其应用方法。
二、实验原理和电路所谓计数，就是统计脉冲的个数，计数器就是实现“计数”操作的时序逻辑电路。
计数器的应用十分广泛，不仅用来计数，也可用作分频、定时等。
计数器种类繁多。
根据计数体制的不同，计数器可分成二进制（即2”进制）计数器和非二进制计数器两大类。
在非二进制计数器中，最常用的是十进制计数器，其它的一般称为任意进制计数器。
根据计数器的增减趋势不同，计数器可分为加法计数器—随着计数脉冲的输入而递增计数的；减法计数器—随着计数脉冲的输入而递减的；可逆计数器—既可递增，也可递减的。
根据计数脉冲引入方式不同，计数器又可分为同步计数器—计数脉冲直接加到所有触发器的时钟脉冲（CP）输入端；异步计数器—计数脉冲不是直接加到所有触发器的时钟脉冲（CP）输入端。
1.异步二进制加法计数器异步二进制加法计数器是比较简单的。
图是由4个JK（选用双JK74LS112）触发器构成的4位二进制（十六进制）异步加法计数器，图和（c）分别为其状态图和波形图。
对于所得状态图和波形图可以这样理解：触发器FF O（最低位）在每个计数沿（CP）的下降沿（1 → 0）翻转，触发器FF1的CP端接FF0的Q0端，因而当FF O（Q O）由1→ 0时，FF1翻转。
类似地，当FF1（Q1）由1→0时，FF2翻转，FF2（Q2）由1→0时，FF3翻转。
4位二进制异步加法计数器从起始态0000到1111共十六个状态，因此，它是十六进制加法计数器，也称模16加法计数器（模M=16）。
从波形图可看到，Q0 的周期是CP周期的二倍；Q1 是Q0的二倍，CP的四倍；Q2是Q1 的二倍，Q0的四倍，CP的八倍；Q3是Q2的二倍，Q1的四倍，Q0的八倍，CP的十六倍。
所以Q0 、Q1、Q2、Q3分别实现了二、四、八、十六分频，这就是计数器的分频作用。
数字电子技术 第6章 寄存器与计数器
68
工作原理分析
69
74LS90具有以下功能：（1）异步清零。（2）异步置9。（3） 正常计数。（4）保持不变。
70
例6-7 分别采用反馈清零法和反馈置9法，用 74LS90构成8421BCD码的8进制加法计数器。 解：（1）采用反馈清零法。
71
（2）采用反馈置9法。
首先连接成8421BCD码十进制计数器，然后在此基础 上采用反馈置9法。8进制加法计数器的计数状态为 1001、0000～0110，其状态转换图如图（a）所示。
41
6.4.1
集成同步二进制计数器
其产品多以四位二进制即十六进制为主，下面 以典型产品 74LS161为例讨论。
42
① 异步清零。当CLR=0时，不管其它输入信号的状 态如何，计数器输出将立即被置零。
43
② 同步置数。当CLR=1（清零无效）、LD=0时， 如果有一个时钟脉冲的上升沿到来，则计数器输出 端数据Q3～Q0等于计数器的预置端数据D3～D0。
13
例6-1 对于图6-4所示移位寄存器，画出下图所示输入 数据和时钟脉冲波形情况下各触发器输出端的波形。 设寄存器的初始状态全为0。
14
2. 集成电路移位寄存器 常用集成电路移位寄存器为74LS194，其逻辑符号和 引脚图如图所示。
15
16
例6-2 利用两片集成移位寄存器74LS194扩展成一 个8位移位寄存器。
连 接 规 律 加 法 计 数 减 法 计 数 T＇触发器的触发沿 上 升 沿 下 降 沿
CPi Q i 1
CPi Qi 1
CPi Q i 1
例子
25
CPi Qi 1
6.2.2
异步非二进制计数器
(完整word版)数电课设6进制计数器
1）a。确定触发器的数目
电路状态数量M=6，代入 ，计算得n=3，电路需要3个触发器。
b.电路状态编码
电路状态 ~ 用两个触发器的状态组合 来表示，取 ～的编码为111，110,100,101,001,000.
(2）选定触发器，求出电路状态方程、输出方程和驱动方程
a．确定触发器类型，JK触发器。
×ቤተ መጻሕፍቲ ባይዱ
1
0
1
1
1
图1。6 Q2n+1的卡诺图
Qn1Q0n
Q2n
00
01
11
10
0
1
0
×
×
1
0
0
1
0
图1.7 Q1n+1的卡诺图
Qn1Q0n
Q2n
00
01
11
10
0
1
0
×
×
1
1
0
0
1
图1.8 Q0n+1的卡诺图
由卡诺图得出的状态方程
由状态得出的驱动方程
经检查无效状态010和011不能构成循环即能自启动。
2.1.6设计的逻辑电路图
图1.9逻辑连接图
图2。0 实验仿真结果
2.1.7 实验仪器
（1）数字原理实验系统一台
（2）集成电路芯片 74LS08两片.74LS112三片
2.1.8实验结论
经过实验可知，满足时序图的变化，且可以进行自启动。实验中的碰到的小问题告诉我们,学习和理解理论知识会使实验设计更合理。设计要尽可能简单明了且能说明问题,实验前应确保芯片可以正常使用,检查导线好坏，避免导线内部断裂造成实验失败。实验过程中所用芯片引脚较多，要细心认真。
数电实验报告之计数器
数字逻辑与数字系统设计实验报告——计数器VHDL语言仿真学院电子工程学院班级卓越001012班学号00101201姓名冉艳伟实验时间2012.5.4一．实验目的1.了解计数器的工作原理。
2.对Quartus II 软件使用操作有初步的了解，能用该软件进行简单的VHDL语言编程与功能仿真3、掌握VHDL设计实体的基本结构及文字规则。
二．实验仪器1.计算机一台2.万用表一块3.直流稳压电源一台4.数字电路实验板一台（含cyclone—II FPGA芯片）5.数据下载线，JTAG连接线若干三．实验内容1.用VHDL语言描述模50计数器。
要求完成电路设计，进行电路仿真，并下载后作功能测试。
将计数器时钟置为1HZ方波信号，输出接译码、显示电路，在数码管上观察输出状态变化。
2.设计一个计数型序列码产生电路，产生的序列码（输出Z)为1101000101。
要求用FPGA实现，并在实验箱上测试其功能，时钟设置为1KHZ，在示波器上双踪观察并记录CP，Z的波形。
四．实验数据记录与处理1. 模50计数器1）VHDL语言LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;entity CounterM50 isport(clk,rst,en:in bit;rco:out bit;q:out std_logic_vector(7 downto 0));end CounterM50;architecture behavior of CounterM50 issignal temp_q:std_logic_vector(7 downto 0);beginprocess(clk,rst)beginif(rst='0')thentemp_q<="00000000";rco<='0';elsif(clk'event and clk='1')thenif(en='1')thenif(temp_q<"00110001")thentemp_q<=temp_q+1;else temp_q<="00110001";end if;end if;end if;if(temp_q="00110001")thenrco<='1';else rco<='0';end if;end process;q<=temp_q;end behavior;2）功能仿真建立波形文件，功能仿真结果如下：3）时序仿真建立波形文件，时序仿真结果如下：2.计数型序列码1101000101产生电路1）VHDL语言library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity sequence isport(clk:in std_logic;z:out std_logic);end sequence;architecture behavior of sequence istype state_type is (s0,s1,s2,s3,s4,s5,s6,s7,s8,s9);signal current_state,next_state:state_type; beginprocess(clk)beginif clk'event and clk='1'thencurrent_state<=next_state;end if;end process;state_trans:process(current_state)begincase current_state iswhen s0=>next_state<=s1;z<='1';when s1=>next_state<=s2;z<='1';when s2=>next_state<=s3;z<='0';when s3=>next_state<=s4;z<='1';when s4=>next_state<=s5;z<='0';when s5=>next_state<=s6;z<='0';when s6=>next_state<=s7;z<='0';when s7=>next_state<=s8;z<='1';when s8=>next_state<=s9;z<='0';when s9=>next_state<=s0;z<='1';end case;end process;end behavior;2）功能仿真建立波形文件，功能仿真结果如下：3）时序仿真建立波形文件，时序仿真结果如下：。
数电实验：计数器电路
实验5计数器实验电路1实验目的1.1掌握计数器的工作原理及特性1.2采用触发器及集成计数器构成任意进制计数器 2实验仪器与元器件2.1实验仪器数字电路实验箱、数字万用表、示波器 2.2 芯片 74LS00/74ls04 74LS48 74LS161共阴数码管电位器电阻等其它元件若干3预习要求3.1 预习计数器相关内容。
3.2 作出预习报告。
4实验原理计数器是用来实现计数功能的时序部件,它能够计脉冲数,还可以实现定时、分频、产生节拍脉冲和脉冲序列等。
计数器的种类很多，按时钟脉冲输入方式的不同，可以分为同步计数器和异步计数器。
按进位体制不同，可以分二进制和非二进制计数器。
按计数的增减趋势，可分加法或减法计数器等。
目前，无论是TTL 还是CMOC 集成电路，都有品种齐全的中规模集成计数电路。
作为使用者可以借助器件手册提供的功能表和工作波形以及引脚分布图，就能正确地使用这些器件。
4.1异步计数器异步计数器是指计数脉冲不是直接加到所有触发器的时钟脉冲端。
这样，当一个计数脉冲作用后，计数器中某些触发器的状态发生变化，而其它触发器保持原来状态，即计数器中各触发器状态的更新与输入时钟脉冲异步。
在设计模为整数N 的异步计数器时，如果KN 2=，则为二进制计数器，例如设计一个4位二进制计数器，1624==N ，K=4，用4个触发器级联即可。
如果N 不等于2的整次幂，则是非二进制计数器，这时，可将N 写N=1*2N K其中1N 为奇数,这样由模为K 2和模为1N 的两个计算器级联而成,其中模为1N 的计数器通常用反馈的方法构成.例如设计一个异步十进制计数器,可令K2=12,1N =5,就是用一个模2计数器和一个模5计数,再由低位所示。
采用双JK 触发器74LS76，通过分析状态转换表，可得到各触发器控制输入端的逻辑方程如下。
表6.1 十进制加法计数器状态转换表（1）第一位触发器0Q ，每来一个时钟脉冲CP ，其状态翻转一次，则100==K J 。
数电 实验报告
数电实验报告数电实验报告引言：数电实验是电子信息类专业的基础实验之一，通过实践操作，加深学生对数字电路的理解和应用能力。
本文将结合实际实验，对数电实验进行详细的报告。
一、实验目的本次实验的主要目的是通过设计、搭建并测试数字电路，加深对数字电路基本原理的理解，并掌握数字电路的设计和调试方法。
二、实验器材和原理本次实验所需的器材包括数字逻辑实验箱、示波器、函数信号发生器等。
实验原理主要涉及数字逻辑门电路、触发器、计数器等。
三、实验步骤与结果1. 实验一：基本逻辑门电路的设计与测试在实验一中，我们根据所学的逻辑门电路的知识，设计了与门、或门和非门电路，并使用实验箱搭建电路。
通过输入不同的信号，观察输出结果，验证电路的正确性。
实验结果显示，逻辑门电路能够根据输入信号的不同进行逻辑运算，并输出相应的结果。
2. 实验二：触发器的设计与测试在实验二中，我们学习了触发器的基本原理和应用。
通过搭建RS触发器和D触发器电路，并使用函数信号发生器输入时钟信号和触发信号，观察触发器的输出。
实验结果表明，触发器能够根据输入的时钟信号和触发信号，在特定条件下改变输出状态。
3. 实验三：计数器的设计与测试在实验三中，我们学习了计数器的基本原理和应用。
通过搭建二进制计数器电路，使用示波器观察计数器的输出波形，并验证计数器的功能。
实验结果显示，计数器能够根据输入的时钟信号，按照一定规律进行计数，并输出相应的结果。
四、实验总结与心得体会通过本次数电实验，我深刻理解了数字电路的基本原理和设计方法。
在实验过程中，我不仅学会了使用实验器材进行电路搭建和测试，还掌握了数字电路的调试技巧。
通过不断的实践操作，我对数字电路的理论知识有了更加深入的理解。
在今后的学习和工作中，我将继续加强对数字电路的学习和应用，不断提高自己的实践能力。
同时，我也明白了实验中的每一个细节都非常重要，只有严格按照实验步骤进行操作，才能保证实验结果的准确性和可靠性。
总之，本次数电实验是我在数字电路领域的一次重要实践，通过实验的过程，我不仅巩固了理论知识，还培养了自己的动手操作和问题解决能力。
数电实验报告 实验六 计数
实验六计数、译码、显示综合实验一【实验目的】1.熟悉中规模集成电路计数器的功能及应用。
2.熟悉中规模集成电路译码器的功能及应用。
3.数以LED数码管及显示电路的工作原理。
4.学会综合测试的方法。
二【实验分析与设计】1.六十进制计数器（方案一，异步清零）（1）原理：用集成触发器设计太过复杂，因此采用集成计数器，即一个六进制计数器和一个十进制计数器来实现。
由于器材限制，此次试验设计采用的核心元件是异步清零、同步置数的74LS160。
160 的清除端是异步的。
当清除端/MR 为低电平时，不管时钟端CP 状态如何，即可完成清除功能。
160 的计数是同步的，靠CP 同时加在四个触发器上而实现的。
当CEP、CET 均为高电平时，在CP 上升沿作用下Q0－Q3 同时变化，从而消除了异步计数器中出现的计数尖峰。
54/74LS160的CEP、CET跳变与CP 无关。
160 有超前进位功能。
当计数溢出时，进位输出端（TC）输出一个高电平脉冲，其宽度为Q0 的高电平部分。
对于54/74LS160，在CP 出现前，即使CEP、CET、/MR 发生变化，电路的功能也不受影响。
（2）真值表与接口表达式十进制部分根据74LS160引脚说明，CR=1 CEP=CET=1 PE=1六进制部分CR=(Q2Q1)’根据CEP、CET特点，把十进制进位输出端（高电平）接入六进制的CEP、CET,可实现进位功能，级CEP=CET=TC(十进制进位输出端)（3）电路图设计（4）仿真波形图-CR1图-CR2根据图CR1，CR波形出现低电平毛刺然后Q0~Q3马上清零。
CR2是把CR与CP波形对比，通过放大波形我们CR高电平只出现一瞬间，清零操作并不需要CP上升沿或者下降沿为条件，即异步清零。
2.六十进制计数器（方案二，同步置数）(1）原理：用集成触发器设计太过复杂，因此采用集成计数器，即一个六进制计数器和一个十进制计数器来实现。
由于器材限制，此次试验设计采用的核心元件是异步清零、同步置数的74LS160。
计数器数电实验报告
计数器数电实验报告《计数器数电实验报告》实验目的：本次实验旨在通过搭建计数器电路，加深学生对数电原理的理解，提高学生的动手能力和实验操作技能。
实验原理：计数器是一种能够按照特定规律对输入信号进行计数的电路。
在本次实验中，我们将使用集成电路74LS90和74LS47来搭建一个模4计数器。
74LS90是一个可递增或递减的4位二进制计数器，而74LS47是一个BCD-7段译码器，用于将二进制计数转换为7段数码管的显示。
实验材料：1. 74LS90集成电路2. 74LS47集成电路3. 7段数码管4. 电源5. 连接线6. 示波器实验步骤：1. 将74LS90和74LS47集成电路插入实验面包板中，并连接好电源和连接线。
2. 根据电路原理图连接好各个元件，确保连接正确无误。
3. 接通电源，调节示波器观察输出波形，验证计数器的工作状态。
4. 通过改变输入信号的方式，观察计数器的不同工作模式，并记录观察结果。
实验结果：经过实验操作，我们成功搭建了一个模4计数器电路，并通过示波器观察到了正确的计数输出波形。
在改变输入信号的情况下，我们也观察到了计数器的不同工作模式，验证了电路的正常工作。
实验结论：通过本次实验，我们深入了解了计数器的工作原理和实验操作技能。
通过动手搭建电路和观察波形，我们加深了对数电原理的理解，提高了实验操作的能力。
同时，我们也发现了实验中可能存在的问题和改进的空间，为今后的实验操作提供了宝贵的经验。
总结：本次实验不仅让我们了解了计数器的原理和工作方式，还提高了我们的动手能力和实验操作技能。
通过实验，我们对数电原理有了更深入的理解，为今后的学习和实践打下了坚实的基础。
数字电路技术实验之计数器
实验七计数器一、实验目的1. 熟悉中规模集成计数器的逻辑功能及使用方法。
2. 掌握用中规模集成计数器构成任意进制计数器的方法。
3. 学习用集成触发器构成计数器的方法。
二、实验原理计数器是一个用以实现计数功能的时序部件，它不仅可以用来对脉冲计数，还常用作数字系统的定时、分频和执行数字运算以及其他特定的逻辑功能。
计数器是由基本的计数单元和一些控制门所组成，计数单元则由一系列具有存储信息功能的各类触发器构成，这些触发器有RS触发器、T触发器、D触发器及JK触发器等。
计数器在数字系统中应用广泛，如在电子计算机的控制器中对指令地址进行计数，以便顺序取出下一条指令，在运算器中作乘法、除法运算时记下加法、减法次数，又如在数字仪器中对脉冲的计数等等。
计数器种类很多，按构成计数器中的各触发器是否使用一个时钟脉冲源来分，有同步计数器和异步计数器；根据计数进制的不同，分为二进制计数器、十进制计数器和任意进制计数器；根据计数的增减趋势，又分为加法、减法和可逆计数器；如按预置和清除方式来分，则有并行预置、直接预置、异步清除和同步清除等；按权码来分，则有“8421”码，“5421”码、余“3”码等计数器及可编程序功能计数器等等。
目前，无论是TTL还是CMOS集成电路，都有品种较齐全的中规模集成计数电路。
使用者只要借助于器件手册提供的功能表和工作波形图以及引出端的排列，就能正确地运用这些器件。
1.十进制计数器74LS90（二、五分频）74LS90是模二-五-十异步计数器。
具有计数、清除、置9功能。
74LS90包含M=2和M=5两个独立的下降沿触发计数器，清除端和置9端两计数器公用，没有预置端。
模2计数器的时钟输入端为A(CP1)，输出端为Q A；模5计数器的时钟输入端为B(ＣP2)。
输出端由高位到低位为Q D、Q C、Q B；异步置9端为Ｓ91和Ｓ92，高电平有效。
即只要S91·S92=1，则输出Q D Q C Q B Q A为1001；异步清除端为R01和R02，当R01·R02＝１，且S91·S92＝０时，输出Q D Q C Q B Q A＝0000；只有R01·R02＝０，S91·S92=０，即两者全无效时，74LS90才能执行计数操作。
计数器数电实验报告
计数器数电实验报告计数器数电实验报告引言：计数器是数字电路中常见的一个模块，用于计算和记录输入信号的脉冲数。
本次实验旨在通过设计和实现一个4位二进制计数器，加深对计数器原理和数电实验的理解。
一、实验目的本实验的目的是通过设计和实现一个4位二进制计数器，加深对计数器原理和数电实验的理解。
二、实验器材1. 数字逻辑实验箱2. 7400、7402、7404、7476、7490等集成电路芯片3. 连线和电源线三、实验原理计数器是一种用于记录输入脉冲数量的电子电路。
常见的计数器有二进制计数器、BCD计数器等。
本实验中，我们将设计一个4位二进制计数器，即计数范围为0-15。
四、实验步骤1. 按照电路原理图连接实验箱中的集成电路芯片，确保连接正确。
2. 将电源线接入实验箱，确保电路正常供电。
3. 通过按下实验箱上的开关，给计数器输入脉冲信号。
4. 通过观察计数器输出端的LED灯亮灭情况，判断计数器是否正常工作。
5. 调整输入脉冲信号的频率，观察计数器的计数变化情况。
五、实验结果与分析经过实验，我们成功地设计和实现了一个4位二进制计数器。
当输入脉冲信号的频率较低时，我们可以清晰地观察到计数器的计数变化，LED灯依次亮起。
当输入脉冲信号的频率较高时，我们可以看到LED灯快速闪烁，但我们无法逐个数清楚。
这是因为计数器的计数速度跟不上输入脉冲信号的频率。
六、实验总结通过本次实验，我们深入了解了计数器的原理和工作方式。
计数器作为数字电路中常见的模块，广泛应用于各个领域。
通过设计和实现一个4位二进制计数器，我们不仅加深了对计数器的理解，还掌握了实验中常用的集成电路芯片的连接方法。
然而，本次实验还存在一些问题。
首先，计数器的计数范围仅为0-15，无法满足更大范围的计数需求。
其次，计数器的计数速度受限于输入脉冲信号的频率，当频率过高时无法逐个数清楚。
对于这些问题，我们可以进一步改进和优化设计，以满足不同的应用需求。
在今后的学习和实践中，我们将继续深入研究和应用计数器的原理，探索更多的应用场景和设计方法。
数电实验6(计数器设计)
⑴ CPA接单正脉冲，观察各触发器的输出状态，纪录于表6-4 中。
⑵ CPA接单正脉冲，输出端QD QCQB QA对应接至七段译码/驱 动电路CD4511的输入端D、C、B、A，观察数码管的变化。
2/5十进制计数器74LS90的管脚图：
计数脉冲从CPA输入（下降沿有效）， QA与CPB相连， QD QCQB QA输出
异步复位、置位输入端 R01 R02 S91 S92 HHLX HHXL XXHH XLXL LXLX LXXL XLLX
输出端 QD QC QB QA
LLLL LLLL HLLH 计数 计数 计数 计数
BCD码九进制加法计数器示意图
··
+5V
QD QC QB QA
VCC 74LS90 CPB
·
GND
触发器的 驱动方程
J0 = K0 =1 J1 = Q2Q0, K1 = Q0
J 2 = Q1Q0, K 2 = Q0
逻辑图（用2片74LS112和1片74LS00组成）
·Q FF2 1J C1 Q 1K
Q2
1&
1&
00- 4 00-3
Q FF1 1J Q C1
1K
·
Q1
· 00-2 00-1
Q FF0 1J
下周实验： RC环形振荡器和单稳态触发器
请确认本次实验集成电路芯片：74112两 片、7400一片、7490一片的安插位置。
从逻辑开关右面插孔连接+5V和
注意：不要在数电箱面板上写字！
实验六 计数器的设计
6.1实验目的
1、学习用集成触发器组成同步和异步计数器并测试其逻 辑功能。 2、学习用集成计数器组件组成任意进制计数器的方法并 测试其逻辑功能。
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6.2实验内容及步骤
6.2.2 用集成JK触发器74LS112和四2输入与非门
74LS00组成同步六进制减法计数器： ⑴ CP加单正脉冲，观察各触发器的输出状态，纪录于 表6-2中。
表6-2
计数脉冲 Cp数
二 Q1
进 制 Q2
码 Q0
对应的 十进制数
⑵(选作) CP接连续脉冲，用示波器观察并对应记 录在一个计数周期内，CP和各输出端的波形。
J0 = K 0 = 1
触发器的 驱动方程
J1 = Q 2Q 0, K 1 = Q 0
J 2 = Q1Q 0, K 2 = Q 0
逻辑图（用2片74LS112和1片74LS00组成）
1 & 1 &
00- 4 00-3
00-2 00-1 Q FF0 1J Q C1 1K
·
Q
Q
FF2 1J C1 1K
Q Q
FF1 1J C1 1K
·
·
RD
1
Q2
Q1
· · · · CP Q
0
注：SD连在一起接高电平！
逻辑图（用2片74LS112和1片74LS08组成）
& &
VCC 4B 4A 4Y 3B 3A 3Y
14 13 12 11 10 9 8
74LS08
1 2 3 4 5 6 7 1A 1B 1Y 2A 2B 2Y GND
下周实验： RC环形振荡器和单稳态触发器
请确认本次实验集成电路芯片：74112两 片、7400一片、7490一片的安插位置。
从逻辑开关右面插孔连接+5V和
注意：不要在数电箱面板上写字！
实验六 计数器的设计
6.பைடு நூலகம்实验目的
1、学习用集成触发器组成同步和异步计数器并测试其逻 辑功能。
2、学习用集成计数器组件组成任意进制计数器的方法并 测试其逻辑功能。
CPA NC QA QD GND QB QC 14 13 12 11 10 74LS90 1 2 3 4 5 6 7 9 8
CPB R01 R02 NC VCC S91 S92
图6-1
异步十进制计数器74LS90功能表
异步复位、置位输入端 R01 R02 S91 S92 H H L X H H X L X X H H X L X L 输 出 端 QD QC QB QA L L L L L L L L H L L H 计 数
08-2
·
Q2
FF2 1J C1 1K
Q
FF1 1J C1 1K
·
08-1 Q
FF0 1J C1
Q
Q1
Q2
Q1
··
··
Q0
1K
·
1
Q0
·
RD CP
注：SD连在一起接高电平！
1、CP加单正脉冲，观察触发器的输出状态
2、CP加连续脉冲，观察并画出Cp及触发器输出Q2、 Q1、 Q0的输出状态
6.2.3用中规模集成电路（2/5十进制计数器74LS90）组 成BCD码九进制加法计数器： ⑴ CPA接单正脉冲，观察各触发器的输出状态，纪录于表6-4 中。 ⑵ CPA接单正脉冲，输出端QD QCQB QA对应接至七段译码/驱 动电路CD4511的输入端D、C、B、A，观察数码管的变化。 2/5十进制计数器74LS90的管脚图： 计数脉冲从CPA输入（下降沿有效）， QA与CPB相连， QD QCQB QA输出 ——8421码十进制计数器 R01、 R02：异步清零端 （高电平有效） S91、S92：异步置9端 （高电平有效）
L X L X L X X L X L L X
计 计 计
数 数 数
BCD码九进制加法计数器示意图
+5V
QD QC QB QA VCC
GND
·
·
74LS90
S91 CPB S92 CPA
·
CP
R01 R02
·
为可靠清0，可按下图连接：
BCD码九进制加法计数器示意图
& 08-1 +5V
·
QD QC QB QA VCC
GND
74LS90
S91
CPB S92 CPA CP
R01 R02
·
1、CP加单正脉冲，观察触发器的输出状态
·
将译码驱动单元VCC接+5V, 计数器输出QD、QC、QB、QA 接到对应的D、C、B、A插孔，可直接用数码管显示读数。
2、CP加连续脉冲，观察并画出Cp及触发器输出QA、 QB、 QC 、 QD的输出状态