100进制计数器设计报告

教案范例(计数器)

教案范例（计数器）第一章：认识计数器1.1 教学目标让学生了解计数器的概念和基本功能。

学会使用计数器进行基本的数学运算。

1.2 教学内容计数器的定义和作用。

计数器的组成部分。

计数器的使用方法。

1.3 教学步骤1. 引入计数器的概念，让学生观察并描述计数器的外观和功能。

2. 讲解计数器的使用方法，示范如何进行加减乘除等基本运算。

3. 让学生分组讨论并尝试使用计数器进行计算。

1.4 作业布置第二章：计数器的进制转换2.1 教学目标让学生了解计数器在不同进制下的使用方法。

学会将十进制数转换为其他进制数。

2.2 教学内容不同进制数的概念和表示方法。

计数器在不同进制下的使用方法。

十进制数与其他进制数之间的转换方法。

2.3 教学步骤1. 讲解不同进制数的概念，介绍二进制、八进制、十六进制等。

2. 示范如何在计数器上进行不同进制数的转换。

3. 让学生分组讨论并尝试使用计数器进行不同进制数的转换。

2.4 作业布置请学生使用计数器将十进制数255 转换为二进制、八进制和十六进制。

第三章：计数器的程序设计3.1 教学目标让学生了解计数器的基本编程方法。

学会使用计数器编写简单的程序。

3.2 教学内容计数器的编程语言和语法。

计数器的编程方法和技巧。

计数器编程实例。

3.3 教学步骤1. 讲解计数器的编程语言和语法，介绍常用的指令和操作符。

2. 示范如何使用计数器编写简单的程序。

3. 让学生分组讨论并尝试使用计数器编写简单的程序。

3.4 作业布置请学生使用计数器编写一个程序，实现计算1到100的所有整数之和的功能。

第四章：计数器的扩展应用4.1 教学目标让学生了解计数器在其他领域的应用。

学会使用计数器解决实际问题。

4.2 教学内容计数器在科学、工程、商业等领域的应用。

计数器解决实际问题的方法和技巧。

4.3 教学步骤1. 讲解计数器在不同领域的应用实例，如测量时间、计数物品数量等。

2. 示范如何使用计数器解决实际问题。

3. 让学生分组讨论并尝试使用计数器解决实际问题。

100进制减法计数器程序

100进制减法计数器程序计数器一般都是用十进制数计数，但是在某些场景中，需要使用其他进制数进行计数。

100进制是一种常见的进制数，它的进制基数为100，每一位可以表示0-99的数字。

本文将介绍如何实现100进制的减法计数器程序。

首先，我们需要明确100进制的基本概念。

100进制一般可以使用两位来表示一个数位，例如45在100进制中可以表示成45，而120可以表示成1*100+20，即1020。

在程序中，我们可以用数组来表示100进制数，每一位用一个两位数来表示。

在实现减法计数器程序之前，我们需要先了解一下10进制减法的计算方法。

当我们做10进制减法时，如果被减数的某一位小于减数的对应位，我们需要从高位借位，并将被减数该位加上10，然后再计算减法。

在100进制中也是一样的，需要借位和进位操作。

下面，我们来看一下100进制减法计数器程序的具体实现。

首先，我们需要定义一个数组来表示计数器的值，例如：```int counter[4] = {0, 0, 0, 0}; //初始化为0```这个数组的长度为4，表示计数器能够计数的最大值为9999，因为100^4=10000。

接下来，我们定义一个函数来实现100进制减法：```void subtract(int* counter, int value) {int borrow = 0;for (int i = 3; i >= 0; i--) {int diff = counter[i] - (value % 100) - borrow;if (diff < 0) {diff += 100;borrow = 1;} else {borrow = 0;}counter[i] = diff;value /= 100;}}```这个函数接收一个计数器数组和一个减数，然后通过循环实现计数器减去减数的功能。

在每一次循环中，我们将被减的两个两位数相减，并考虑是否需要借位。

数字式100进制加减计数电路的工作原理及制作

数字式100进制加减计数电路的工作原理及制作工作原理1、振荡与分频：晶振X1与集成电路ICl（4060）内部的非门电路共同产生32768Hz的方波信号，经IC1进行214分频后由IC1的13脚输出频率为2Hz的方波信号，再经IC2（集成触发器74LS73）分频一次，输出1Hz的方波信号作为计数器的计数脉冲，送入到个位计数器IC4进行计数。

振荡电路中的R1为反馈电阻；其数值较大（10MΩ）有利于提高振荡频率的稳定性。

电容C1、C2与晶体构成一个谐振型网络，实现对振荡频率的控制，同时提供180度相移，从而和IC1内部的非门构成一个正反馈网络满足振荡条件，使振荡电路正常电工作。

2、计数：计数电路由二块74LS190（IC4、IC5）构成个位和十位的计数。

IC4的13脚为进位输出端/借位输出端）与IC5的14脚（计数脉冲输入端）相连，完成个位向十位进位或借位的功能。

3、译码与显示：该部分电路由两块74LS48（IC6、IC7）和两个数码管组成，IC6对个位计数电路输出的8421BCD码进行译码驱动，数码管显示，IC7对十位计数电路输出8421BCD码进行译码驱动，数码管显示。

4、控制电路：主要由三个按钮SB1、SB2、SB3和一块双JK触发器74LS73构成。

①加法计数控制：接通电源的瞬间，由于电容C4两端的电压不能突变而为0，故IC3A、IC3B的CLR=O，故两触发器清零，即1Q=2Q=O，1Q=2Q=1，2Q=0送到IC2的CLR端，使其清零，此时IC2无计数脉冲输出到计数器74LS190，又因IC3B的Q（的反）=1，该信号送到74LS190的使能控制端（CTEN），则计数器工作在保持状态，故开机后，数码显示不变。

再按一次SB2，IC4、IC5的LOAD变为低水平，使IC4、IC5处于并行输入状态，同时因A=D=U/D=0，B=C=0，故IC4、IC5的QA=QB=QC=QD=0，故显示为00（置0），再按一次SB3（启动）使IC3B获得一个下降脉冲，则IC3B输出从O翻转为1，使IC2输出计数脉冲，送至IC4，同时因IC3B的Q（的反）转为0，则IC4、IC5的CTEN=0，此时虽然C4充电后变为高电平，但IC3A无下降脉冲触、发，故其Q保持为0，则U/D=0，。

100进制计数器

100进制计数器
首先要制作100进制计数器，需要用到2个74LS190N计数器，两个计数器的范围都是从0~99，然而74LS190N自身就是十进制可逆计数器，所以只需要将两个74LS190N芯片级联就可以达到100进制计数器的目的了。

PL是低电平有效地，预置数允许端，PL=0，时，预置数输入端P0~P3上的数据被置入计数器。

MR是有效地复位端，MR=1时，计数器被复位，所有输出端都为低电平。

CPU是加数计时，CPD是减数计时，当CPU=CPD时，计数器处于保持状态，不计数。

TCU是进位输出端，当加数计时达到最大计数值时，即达到9时,TCU在后半个周期（CPU=0）内变成低电平，其他情况均为高电平。

TCU借位为输出端，当减数计时器计时到零时，TCU在时钟的后半个周期(CPD=0)内变成低电平，其他情况均是高电平。

为实现100进制的计数可把第一芯片的TCU,TCD分别接后一级的CPU,CPD就可以级联使用，这就达到了0~99的技术过程了。

电路仿真图：。

74192实现100进制计数器实验原理

74192是一种常见的集成电路，通常用于实现二进制或十进制的计数器。

虽然74192本身是二进制的计数器，但我们可以通过逻辑设计来将其转换为100进制计数器。

以下是实现100进制计数器的基本原理：
1. 使用四个74192：由于74192是四位计数器，我们需要使用四个74192芯片来构建100进制计数器。

每个74192芯片负责计数器的一个数位。

2. 设置计数范围：根据100进制，我们需要设置计数范围为0-99。

这意味着每个数位需要以100为基数进行计数。

因此，我们需要将每个74192的计数范围设置为0-99。

3. 连接输出：将四个74192芯片的计数输出相连，以形成完整的100进制计数器。

低位计数器的进位输出（Carry Out）将连接到高位计数器的时钟输入（Clock In），以实现进位。

4. 重置和启动：在开始计数之前，需要将所有74192芯片的复位输入（Reset）设置为逻辑高电平，以将计数器复位为0。

然后，通过将任意一个74192的时钟输入（Clock In）设置为逻辑高电平来启动计数器。

5. 结果显示：将每个74192芯片的计数输出连接到适当的显示设备，如数码管或LED灯，以显示计数器的当前值。

通过这种方式，我们可以利用多个74192芯片实现一个100进制计数器。

该实验需要适当的电路设计和连接，以及对集成电路的正确使用和配置。

EDA实验100进制计数器

注意! 在 MAX+PLUSⅡ 的有些版本中，保存文件目
录的路径字符串中不能包含中文字符。
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（4）检查错误并编译
为了确保输入的逻辑正确，可以保存文件并检查错误。步骤如下：
a. 选择 FileProjectSave & compile 选项，这将保存上面编辑的文件，并检查输入程序中的错
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b. 选择 FileNew 菜单，或单击，
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c. 选中 Text Editor file （文本设计文件）单选按钮。
•d.图单形击编辑ok输按入钮。弹出 •Te符xt号E编dit辑or输窗入口。 • 文本编辑输入 • 波形编辑输入
（2）输入verilog HDL程序
文件名称和文本文件一致，扩展名为 “.scf” ，单击OK 保存激励信号编辑结果。
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（2）电路仿真
电路仿真属于设计校验，包括功能仿真（前仿真）和时序仿真（后仿真）。本设计采用功能仿真。
a. 选择MAX+plusⅡSimulator选项，弹出仿真器窗口。
b. 单击 Start 开始仿真。
选择初始电平为“0”，时钟周期为“20 ns”，倍数为“1” （时钟周期倍数只能为整数倍），单击 OK 确认。
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e. 为输入端口添加信号
选中b输入端然后点击窗口左侧的时钟信号源图标出现如图所示的对话框
选择初始电平为“0”，时钟周期为“20 ns”，倍数为“2” （时钟周期倍数只能为整数倍），单击 OK 确认。
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以计数序列覆盖所选的单个组的全部或部分波形
e. 为输入端口添加信号

数字秒表课程设计

元件明细表
………………….………………………………..………………..……..……………………………………20
鸣谢…………………….…………………………………………………..…………………………………………………….21
收获和体..…………………………………………………………………………………………………………………….21
555定时器的功能
555定时器组成及工作原理如下：
图2-1-5 555定时器电路结构图
如图2-1-5是555定时器电路结构的简化原理图和引脚标识。由电路原理图可见，该集成电路由下述几部分组成：串联电阻分压电路、电压比较器C1和C2、基本RS触发器、放电三极管T以及缓冲器G组成。（注释：编号555的内涵是因该集成电路的基准电压是由三个5kΩ电阻分压组成）
本次实验所做数字式秒表由信号发生系统和计时系统构成。由于需要比较稳定的信号，所以信号发生系统555定时器与电阻和电容组成的多谐振荡器构成，信号频率为100HZ。计时系统由计数器、译码器、显示器组成。计数器由74 –160构成，由十进制计数器组成了一百进制和六十进制计数器，采用异步进位方式。译码器由7447构成，为4-7译码。显示器由数码管构成。具体过程为：由晶体震荡器产生100HZ脉冲信号，传入计数ห้องสมุดไป่ตู้统，先进入计数器，然后传入译码器，将4位信号转化为数码管可显示的7位信号，结果以“99时“分”、“秒”、”依次在数码管显示出来。该秒表最大计时值为99时59分59秒9/10，“分”和“99时”为一百进制计数器组成，“秒”为六十进制计数器组成。
由图1中可知，若5脚悬空，当Ui6<2Ucc/3,Ui2<Ucc/3时，比较器C1、C2分别输出高电平和低电平，即R=1, S=0,使基本RS触发器置1，放电三极管截止，输出Uo=1。

100以内的十进制计数器EDA课设

目录一、摘要二、任务要求三、基本原理四、实现方法五、基本过程六、分析与结论七、课程总结一、摘要电子设计自动化EDA技术课的目的在于培养学生掌握可编程逻辑器件基本的编程方法与开发应用技能。

在掌握了EDA技术的基础知识、基本操作和Quartus II软件的基本应用与一般流程后，学习EDA技术最有效的方法就是进行EDA 技术的综合应用设计。

本次设计阐述了100以内的十进制计数器的设计思路、VHDL 源程序、管脚设置、时序仿真和逻辑综合结果及分析。

十进制计数器由BCD码（二—十进制码）来设计，把一个数拆为个位（低四位）和十位（高四位），首先设定初值然后计数，同时对部分二进制数进行十进制调整。

二、任务要求首先设定100以内的十进制计数初值，而后每来一次脉冲降沿，计数值加1，加到99，然后计数值回0。

三、基本原理十进制计数器由BCD码（二—十进制码）来设计，把一个数拆为个位FD （低四位）和十位SD（高四位）。

设定计数初值高四位H和低四位L，LD为‘1’时置数，否则开始计数。

当个位为9即二进制的1001时且十位非9时，再来一次脉冲(CLK为0）计数时，个位为0即低四位清零，十位加1即高4位加1；十位为9即1001，且个位非9时，个位加1；十位为9且个位也为9时，个位十位全为0即高、低四位都清零。

四、实现方法1.VHDL源程序如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT10 ISPORT(CLK,LD:IN STD_LOGIC;H:IN STD_LOGIC_VECTOR(3 DOWNTO 0);L:IN STD_LOGIC_VECTOR(3 DOWNTO 0);FD:BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0); SD:BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0)); END ENTITY CNT10;ARCHITECTURE ART OF CNT10 ISBEGINPROCESS(CLK) ISBEGINIF(CLK'EVENT AND CLK='0')THENIF(LD='1')THENSD<=H;FD<=L;ELSIF(LD='0')THENIF(FD="1001")THENIF(SD="1001")THENFD<="0000";SD<="0000";ELSEFD<="0000";SD<=SD+1;END IF;ELSEFD<=FD+1;END IF;END IF;END IF;END PROCESS;END ARCHITECTURE ART;2、生成器件管脚如图1-1所示图1-1五、基本过程1、打开Quartus II 6.0软件，新建工程文件CNT10.qpf，然后新建VHDL 文件CNT10.vhd，输入VHDL 源程序，如图1-2图1-22、编译输入成功的VHDL源程序文件，并调试修改错误，最终使编译成功，如图1-3图1-33、设置管脚，使之在空心圆处设置输入端口CLK、H(3~0)、L(3~0)、LD以及输出端口FD(3~0)、SD（3~0），如图1-4图1-44、查看生成的器件，新建CNT10.bsf文件，找到project里的CNT10，并双击，即可观察到如图1-5所示的器件CLK LDH[3..0] L[3..0]FD[3..0] SD[3..0]CNT10inst图1-55、新建.vwf文件，导入输入、输出端口，并设置输出端口时钟信号CLK的波形以及计数初值（例如00100011即23）然后保存文件，如图1-6图1-66、在图1-6的界面中，编译，得到输出波形如图1-7、1-8所示，并分析数据验证是否符合设计要求。

基于MSI芯片74160设计模为100的计数器

基于MSI芯片74160设计模为100的计数器1、实验目的：基于MSI芯片74160，利用QuartusII软件设计并实现一个计数器的逻辑功能，通过电路的仿真和硬件验证，进一步了解计数器的特性和功能。

2、实验原理：利用集成计数器MSI芯片的清零端和置数端实现归零，可以按自然态序进行计数的N进制计数器的方法。

集成计数器中，清零、置数均采用异步方式的有74LS163；均采用异步方式的有74LS193、74LS197、74LS192；清零端采用异步方式、置数端采用同步方式的有74LS161、74LS160。

74161/74160功能真值表表1图13、实验环境：PC机（Windowsxp，QuartusII）4、实验内容：按照第五章相关内容，完成计数器的实际，包括原理图输入、编译、综合、适配、仿真，并将此计数器电路设计成一个硬件符号入库。

最后利用两个MSI芯片74160完成一个模为60的计数器的设计，包括原理图的输入、编译、综合、适配、仿真。

5、实验步骤：Step1.启动QuartusII“开始”菜单“所有程序”中的“Altera”程序框中选择“QuartusII”如图1所示：Step2.建立工作库目录文件夹以便设计工程项目的存储EDA工具中的任何一项设计都是一项工程（PROJECT）,应首先为此工程建立一个放置与此工程相关的文件的文件夹，此文件夹将被EDA软件默认为工作库（WORK LIBRARY）.一般不同的设计项目最好放在相应的文件夹中，注意，一个设计项目可以包含多个设计文件夹。

本项目中的文件夹取名为counter_100，路径为：E:/数字逻辑/作业/100511217/。

注意：文件夹名不能用中文，且不可带空格。

Step3.输入设计（1）打开QuartusII，选择File|New命令。

在New窗口中（如图2所示）的DeviceDesign File中选择硬件设计文件类型为Block Diagram/Schematic File，然后在框图设计文件编辑窗中输入源程序图1的文件。

实验报告七

选预置数D3D2D1D0=0000；
写出D5-1的二进制数码：D4=0100；
再根据D4数码写出置数信号表达式： Q2 ； LD
最后根据置数信号表达式画出连线图。
例用 74LS160的置数法构成七进制加法计数器
741LS60的有效状态是10个状态，在此选后七个状态为循环计数状态即0011～1001。所以选预置数为：D3D2D1D0=1001 ； 74LS160是同步置数的，选
1）异步清零：当 RD 0 时，不管其他输入端的状态如何，不论有无时钟脉冲CP，计数器输出将被直接置零（Q3Q2QlQ0＝ 0000），称为异步清零。 2）同步并行预置数：当 RD 1, LD 0 时，在输入时钟脉冲CP上升沿的作用下，并行输入端的数据d3d2d1d0被置入计数器的输出端，即Q3Q2QlQ0＝d3d2d1d0。由于这个操作要与CP上升沿同步，所以称为同步预置数。 3）计数功能：当 RD LD EP ET 1 时，在CP端输入计数脉冲，计数器进行二进制加法计数。 4）保持功能：当 R D LD 1 ，且 EP ET 0 ，即两个使能端中有0时，则计数器保持原来的状态不变。这时，如 EP＝0、ET＝1，则进位输出信号CO保持不变；如ET＝0则不管EP状态如何，进位输出信号CO为低电平0。
集成计数器产品多数是二进制和十进制计数器，如果需要其他进制的计数器，可用现有的二进制或十进制计数器，利用其清零端或预置数端，外加适当的门电路连接构成任意进制计数器。如果手边有M进制的集成计数器，要构成N进制的计数器，当M>N时用一片M进制的计数器就可以实现；当M<N时则需要多片M进制的计数器下面分别介绍实现的方法。
LD CO ；
最后根据置数信号表达式画出连线图。

数字电路实验3计数器教材

实验八计数器一、实验目的1．熟悉由集成触发器构成的计数器电路及其工作原理。

2．熟悉掌握常用中规模集成电路计数器及其应用方法。

二、实验原理和电路所谓计数，就是统计脉冲的个数，计数器就是实现“计数”操作的时序逻辑电路。

计数器的应用十分广泛，不仅用来计数，也可用作分频、定时等。

计数器种类繁多。

根据计数体制的不同，计数器可分成二进制（即2”进制）计数器和非二进制计数器两大类。

在非二进制计数器中，最常用的是十进制计数器，其它的一般称为任意进制计数器。

根据计数器的增减趋势不同，计数器可分为加法计数器—随着计数脉冲的输入而递增计数的；减法计数器—随着计数脉冲的输入而递减的；可逆计数器—既可递增，也可递减的。

根据计数脉冲引入方式不同，计数器又可分为同步计数器—计数脉冲直接加到所有触发器的时钟脉冲（CP）输入端；异步计数器—计数脉冲不是直接加到所有触发器的时钟脉冲（CP）输入端。

1.异步二进制加法计数器异步二进制加法计数器是比较简单的。

图 1.8.1(a)是由4个JK（选用双JK74LS112）触发器构成的4位二进制（十六进制）异步加法计数器，图1.8.1(b)和（c）分别为其状态图和波形图。

对于所得状态图和波形图可以这样理解：触发器FF O（最低位）在每个计数沿（CP）的下降沿（1 → 0）翻转，触发器FF1的CP端接FF0的Q0端，因而当FF O（Q O）由1→ 0时，FF1翻转。

类似地，当FF1（Q1）由1→0时，FF2翻转，FF2（Q2）由1→0时，FF3翻转。

4位二进制异步加法计数器从起始态0000到1111共十六个状态，因此，它是十六进制加法计数器，也称模16加法计数器（模M=16）。

从波形图可看到，Q0 的周期是CP周期的二倍；Q1 是Q0的二倍，CP的四倍；Q2是Q1 的二倍，Q0的四倍，CP的八倍；Q3是Q2的二倍，Q1的四倍，Q0的八倍，CP的十六倍。

所以Q0 、Q1、Q2、Q3分别实现了二、四、八、十六分频，这就是计数器的分频作用。

EDA计数器实验报告

EDA计数器实验报告一、实验目的：1、深刻理解VHDL语言元件例化的方法。

2、掌握计数器的设计原理以及设计方法。

3、结合以前学过的数码管扫描知识完成计数器显示学号后三位。

二、实验原理：计数器是可以统计时钟脉冲次数的时序器件，为了使计数器可以显示学号后三位，采用级联的形式来设计计数器，如十进制的计数器与六进制的计数器级联即构成了六十进制计数器。

使用3个带Carry-in和Carry-out模10的计数器的计数输出分别作为计数器个位、十位、百位的输出，设计模108计数器。

实验内容：本次实验要求设计一个模为自己学号后 3 位的计数器（模108）。

各个零部件可以用LPM来定制，而顶层则要使用VHDL语言以元件例化的方法来实现。

1、VHDL语言的部分代码：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity exp_cnt108 isport(clk0,clk,clrn,En:in std_logic;b,s,g:out std_logic_vector(3 downto 0);c:out std_logic;cc:out std_logic;sb,ss,sg:out std_logic;ga,gb,gc,gd,ge,gf,gg:out std_logic);end exp_cnt108;architecture rtl of exp_cnt108 iscomponent count4port(clk:in std_logic;q:out std_logic_vector(1 downto 0));end component;component decoder2_3port(data:in std_logic_vector(1 downto 0);eq0,eq1,eq2:out std_logic);end component;component mux4_3_1port( data0x : IN STD_LOGIC_VECTOR (3 DOWNTO 0);data1x : IN STD_LOGIC_VECTOR (3 DOWNTO 0);data2x : IN STD_LOGIC_VECTOR (3 DOWNTO 0);sel : IN STD_LOGIC_VECTOR (1 DOWNTO 0);result : OUT STD_LOGIC_VECTOR (3 DOWNTO 0));end component;component my7449port(cout:in std_logic_vector(3 downto 0);a,b,c,d,e,f,g:out std_logic);end component;component exp_cnt10port(Clk,clrn,En,cin:in std_logic;cq:out std_logic_vector(3 downto 0);cout:out std_logic);end component;signal clr,cin:std_logic;signal q:std_logic_vector(1 downto 0);signal coutb,couts,coutg,cout:std_logic_vector(3 downto 0);signal c1,c2,c3: std_logic;signal eq0,eq1,eq2: std_logic;signal qa,qb,qc,qd,qe,qf,qg: std_logic;beginu0:count4 port map(clk0,q);u1:decoder2_3 port map(q,eq0,eq1,eq2);sb<=eq2;ss<=eq1;sg<=eq0;cin<='1';u2:exp_cnt10 port map(clk,clrn or clr,En,cin,coutg,c1);u3:exp_cnt10 port map(clk,clrn or clr,En,c1,couts,c2);u4:exp_cnt10 port map(clk,clrn or clr,En,c2 and c1,coutb,c3);b<=coutb;s<=couts;g<=coutg;cc<=c1;c<=c2;clr<=coutb(0) and coutg(3);u5:mux4_3_1 port map(coutg,couts,coutb,q,cout);u6:my7449 port map(cout,qa,qb,qc,qd,qe,qf,qg);ga<=qa;gb<=qb;gc<=qc;gd<=qd;ge<=qe;gf<=qf;gg<=qg;end rtl;三、波形仿真及下载验证：如图所示：波形仿真：仿真参数设置：Entime：45us Grid size：100ns clk：clock→period：10ns波形说明：clrn为0，En为0时，保持;clrn为0，En为1时，计数;clrn为1时，清零；由仿真图知，计数到107后从0开始计数。

数字电路实验计数器

实验八计数器一、实验目的1．熟悉由集成触发器构成的计数器电路及其工作原理。

2．熟悉掌握常用中规模集成电路计数器及其应用方法。

二、实验原理和电路所谓计数，就是统计脉冲的个数，计数器就是实现“计数”操作的时序逻辑电路。

计数器的应用十分广泛，不仅用来计数，也可用作分频、定时等。

计数器种类繁多。

根据计数体制的不同，计数器可分成二进制（即2”进制）计数器和非二进制计数器两大类。

在非二进制计数器中，最常用的是十进制计数器，其它的一般称为任意进制计数器。

根据计数器的增减趋势不同，计数器可分为加法计数器—随着计数脉冲的输入而递增计数的；减法计数器—随着计数脉冲的输入而递减的；可逆计数器—既可递增，也可递减的。

根据计数脉冲引入方式不同，计数器又可分为同步计数器—计数脉冲直接加到所有触发器的时钟脉冲（CP）输入端；异步计数器—计数脉冲不是直接加到所有触发器的时钟脉冲（CP）输入端。

1.异步二进制加法计数器异步二进制加法计数器是比较简单的。

图是由4个JK（选用双JK74LS112）触发器构成的4位二进制（十六进制）异步加法计数器，图和（c）分别为其状态图和波形图。

对于所得状态图和波形图可以这样理解：触发器FF O（最低位）在每个计数沿（CP）的下降沿（1 → 0）翻转，触发器FF1的CP端接FF0的Q0端，因而当FF O（Q O）由1→ 0时，FF1翻转。

类似地，当FF1（Q1）由1→0时，FF2翻转，FF2（Q2）由1→0时，FF3翻转。

4位二进制异步加法计数器从起始态0000到1111共十六个状态，因此，它是十六进制加法计数器，也称模16加法计数器（模M=16）。

从波形图可看到，Q0 的周期是CP周期的二倍；Q1 是Q0的二倍，CP的四倍；Q2是Q1 的二倍，Q0的四倍，CP的八倍；Q3是Q2的二倍，Q1的四倍，Q0的八倍，CP的十六倍。

所以Q0 、Q1、Q2、Q3分别实现了二、四、八、十六分频，这就是计数器的分频作用。

74192实现100进制计数器实验原理

74192实现100进制计数器实验原理100进制计数器是一种用于计算机科学和电子工程中的数字计数器。

它可以用来表示和处理范围在0到99之间的数字。

在这篇文章中，我们将介绍100进制计数器的原理以及如何实现它。

首先，让我们先了解一下计数器的基本工作原理。

计数器是一种递增的电子装置，可以记录或计算输入脉冲的数量。

它们通常是基于时钟信号进行计数，每个时钟脉冲都会导致计数器值的递增。

计数器通常包括输入端、时钟端、复位端和输出端。

输入端用来接收输入脉冲，时钟端用来接收时钟信号，复位端用来将计数器值重置为初始值，输出端用来输出计数器的当前值。

在100进制计数器中，我们需要使用两个10进制计数器来表示两位数字。

每个10进制计数器都可以表示0到9之间的数字。

当第一个计数器的值达到9时，它将发送一个进位信号到第二个计数器，同时将自身的值重置为0。

这样，第二个计数器的值将递增1。

当第二个计数器的值达到9时，它将发送一个进位信号到更高位（如果有的话），并将自身的值重置为0。

这样，我们可以实现一个0到99之间的数字计数器。

为了实现100进制计数器，我们需要使用逻辑门和触发器构建逻辑电路。

逻辑门用于控制输入脉冲的传递和进位信号的生成。

触发器用于存储计数器的当前值。

我们可以使用D触发器来实现这一功能。

让我们以一个简单的示例来说明具体操作。

假设我们要构建一个2位的100进制计数器。

这意味着我们需要使用两个10进制计数器，并且每个计数器都可以表示0到9之间的数字。

我们可以使用两个D触发器（称为D1和D2）来存储计数器的值。

首先，我们将输入脉冲连接到D触发器的时钟端。

每个输入脉冲到达时，D触发器将会根据当前输入（D1和D2）的值来更新输出（Q1和Q2）的值。

我们还需要将Q1和Q2连接到逻辑门中，以便在特定情况下生成进位信号。

接下来，让我们看看如何实现第一个10进制计数器。

我们可以使用两个逻辑门和两个D触发器来完成这个任务。

首先，我们将D1和D2与逻辑门G1和G2连接。

模100进制计数器

计算机与信息技术学院综合性（设计性）实验报告一、实验目的1．掌握原理图的绘制与仿真2．熟悉74LS161的工作原理3．设计一个模100进制计数器二、实验仪器或设备装有PROTEUS软件的微机一台三、总体设计（设计原理、设计方案及流程等）1．设计原理（1）同步二进制计数器74161的原理所以要用74161设计一个模一百的计数器应用两个74161，并且每一个都将D0、D1、D2、D3分别置为0、1、1、0（2）七段数码管的原理七段数码管显示器由七段可发光的线段拼合而成，每一个线段都是发光二极管。

其外形图如右图所示数码管可以用TTL或CMOS集成电路直接驱动。

为此，就需要使用显示译图1七段数码管外形码器将BCD代码译成数码管所需要的驱动信号，以便使数码管用十进制数字显示出BCD代码所示的值。

规定1表示数码管中线段的点亮状态，用0表示熄灭状态。

（3）7477工作原理7477即74HC77是4位双稳态锁存器，其功能是将数转化为段选码2．设计方案如下图2所示，该部分的功能是将脉冲信号转化为数字信号如下图3所示，该部分的功能是将数字信号的16进制转化为10进制如下图4所示，该部分电路图的功能是将图3部分所输出的数字信号转化为数码管显示从0—9的各个数字的BCD 代码的值，即将数字转化为段选码图43．设计流程（1）根据实验要求画出原理图（2）对布局进行调整四、实验步骤（包括主要步骤、代码分析等）1．打开Proteus 软件，新建一个ISIS 类文件2．在该软件下新建一个项目，命名为“模100进制计数器.DSN ”3．在元器件库中找取该实验所需要的元器件4．合理的摆放元器件5．根据所绘制的原理图将各元器件用线连接起来6．对原理图进行适当的调整，使之美观图2 图37．进行调试，对不合理的模100进制计数器的原理图如下：五、结果分析与总结通过本次实验，我掌握了基本的原理图的设计步骤，并了解了仿真的基本原理和仿真设计方法，同时也掌握了74161、7477和七段数码管显示的工作原理，但是在设计过程中也遇到了一些问题，最后在同学的帮助下才得以解决。

EDA实验报告

cin: in std_logic;
sum: out std_logic_vector(n downto 1);
cout: out std_logic
);
end siwei;
architecture Behavioral of siwei is
component quanjia
port (a,b,cin:in std_logic;
when"110"=>Y<="01000000";
when"111"=>Y<=;
whenothers=>null;
endcase;
elseY<=;
endif;
endprocess;
endBehavioral;
仿真结果：
2. 60进制计数器
实验程序：
library IEEE;
use Uncomment the following lines to use the declarations that are
仿真结果：
实验二、四位全加器和8位移位寄存器设计实验
1、实验目的
1)学习了解加法器工作原理。
2)学习用VHDL语言设计全加器的设计方法。
3)学习使用元件例化的方法设计多位加法器。
4）了解移位寄存器的工作原理
5）学习移位寄存器设计方法
2、实验内容
1）用VHDL语言设计全加器。
2）用元件例化方法设计一个四位二进制加法器。
验一:译码器及计数器设计实验
1、实验目的
1）复习二进制译码器的功能。
2）学习VHDL语言源程序输入方法。
3)学习VHDL语言源程序检查和修改。

EDA VHDL 一百进制同步计数器设计ppt课件

end if;
end if;
end process;
n2: process(clk,cin) --高4位进程 begin
if clk'event and clk='1'then if cin='1'then if qg=9 then qg<="0000";
cing<='1'; else qg<=qg+1;cing<='0'; end if; end if; end if; if cin='1'and cing='1'then cc<='1';--进位处理 else cc<='0'; end if; end process; gaowei<=qg;diwei<=qd; --信号赋予端口 jinwei<=cc; --进位信号赋予信号端口 end ds100_atch;
一百进制同步计数器
生成原理图
一百进制同步计数器
仿真结果
一百进制同步计数器
本章小结一掌握时序逻辑电路的VHDL一般描述方法：明确输入
输出端口，提前设计用几个进程分别描述哪几个信号的行为二进一步掌握敏感信号表的使用三会根据仿真结果验证时序逻辑电路的正确性和完整性
信号clk，一个进位信号 (1位)，低4位计数器输出（4位），高4位计数器输出（4位）。时钟上升沿触发。用两个进程分别描述低4位和高4位，编写VHDL代码，并在Quartus II上调试，然后利用ModelsimAltera进行仿真。
一百进制同步计数器
实验环境 1、PC机一台。 2、Altera的Quartus软件一套。 3、主芯片为Altera公司的DE2-70的EDA开发板一

数电实验7——计数器. 报告docx

深圳大学实验报告课程名称：数字电子技术实验项目名称：计数器学院：光电工程学院专业：光源与照明指导教师：**报告人：黄学号：2016 班级：实验时间：2018年12月19日实验报告提交时间：教务处制三、实验原理：计数器器件是应用较广的器件之一，它有很多型号，各自完成不同的功能，可根据不同的需要选用。

本实验选用74LS162做实验器件。

74LS162引脚图见图1。

74LS162是十进制BCD同步计数器。

Clock是时钟输入端，上升沿触发计数触发器翻转。

允许端P和T都为高电平时允许计数，允许端T为低时禁止Carry产生。

同步预置端Load加低电平时，在下一个时钟的上升沿将计数器置为预置数据端的值。

清除端Clear为同步清除，低电平有效，在下一个时钟的上升沿将计数器复位为0。

74LS162的进位位Carry在计数值等于9时，进位位Carry为高，脉宽是1个时钟周期，可用于级联。

四、实验内容与步骤：（一）实验内容：1、用1片74LS162和1片74LS00采用复位法构一个模7计数器。

用单脉冲做计数时钟，观测计数状态，并记录。

用连续脉冲做计数时钟，观测并记录Q D，Q C，Q B，Q A的波形。

2、用1片74LS162和1片74LS00采用置位法构一个模7计数器。

用单脉冲做计数时钟，观测并记录Q D，Q C，Q B，Q A的波形。

3、用2片74LS162和1片74LS00构成一个模60计数器。

2片74LS162的Q D，Q C，Q B，Q A分别接两个译码显示的D，B，C，A端。

用单脉冲做计数时钟，观测数码管数字的变化，检验设计和接线是否正确。

（二）实验接线及测试结果：1、复位法构成的模7计数器接线图及测试结果（1）复位法构成的模7计数器接线图图9.1 复位法7进制计数器接线图1 图9.2 复位法7进制计数器接线图2 图中，AK1是按单脉冲按钮，LED0，LED1，LED2和LED3是逻辑状态指示灯，100kHz 是连续脉冲源。

三位二进制加法计数器

成绩评定表课程设计任务书目录1 课程设计的目的与作用11.1设计目的及设计思想11.2设计的作用11.3 设计的任务12 所用multisim软件环境介绍13 三位二进制同步加法计数器设计33.1 基本原理33.2 设计过程34序列信号发生器的设计..64.1 基本原理64.2 设计过程66 100进制加法器计数器76.1 基本原理76.2 设计过程75 仿真结果分析85.1 三位二进制同步加法计数器仿真85.2 序列信号发生器（发生序列100101）的仿真116 设计总结和体会147 参考文献141 课程设计的目的与作用1.1设计目的及设计思想根据设计要求设计三位二进制加法计数器和序列信号发生器，加强对数字电子技术的理解,进一步巩固课堂上学到的理论知识。

了解计数器和序列信号发生器的工作原理。

1.2设计作用通过multisim软件仿真电路可以使我们对计数器和序列信号发生器有更深的理解。

学会分析仿真结果的正确性，与理论计算值进行比较。

通过课程设计，加强动手，动脑的能力。

1.3设计任务1.设计一个三位二进制同步加法计数器，要求无效状态为001,110。

2.设计一个序列信号发生器，要求发生序列100101。

2 所用multisim软件环境介绍multisim软件环境介绍Multisim是加拿大IIT公司（Interrative Image Technologies Ltd）推出的基于Windows的电路仿真软件，由于采用交互式的界面，比较直观、操作方便，具有丰富的元器件库和品种繁多的虚拟仪器，以及强大的分析功能等特点，因而得到了广泛的引用。

针对不同的用户，提供了多种版本，例如学生版、教育版、个人版、专业版和超级专业版。

其中教育版适合高校的教学使用。

Multisim 7主界面。

启动Multisim，就会看到其主界面，主要是由菜单栏、系统工具栏、设计工具栏、元件工具栏、仪器工具栏使用中元件列表、仿真开关、状态栏以及电路图编辑窗口等组成。