推荐-FPGA和MCU的相位测量仪的设计 精品
基于单片机和FPGA的低频数字相位测量仪研究
105相位是交流信号的重要参数之一，相位差的测量是电子和电力测量中经常遇到的问题，如何获得准确的相位差已经越来越重要。
例如在电力系统中，当电网合闸时，要求两电网信号的相位必须相同，如果信号相位不同，就会在电网中产生很大的冲击电流，造成严重事故。
因此，相位测量在信号提取、检测、处理等方面有重要的应用意义。
随着数字电子技术在实际生产应用中的发展，由数字逻辑电路组成的控制系统已经逐渐成为现代测量、检测技术中的主要方法。
本文介绍了一种基于单片机和FPGA的低频数字相位测量仪，该设计具有测量精度高、反应速度快、稳定性好、读数方便等明显特点。
[1]图1 FPGA 数据采集电路系统框图图2 FPGA 数据采集电路仿真图基于单片机和FPGA 的低频数字相位测量仪研究郭贝贝 仝战营(河南机电高等专科学校 河南新乡 453002)摘要：本文设计了一种基于单片机和FPGA的低频数字相位测量仪。
系统采用等精度的测量方法可以较精确的测量出两个相同频率信号的相位差。
系统中的FPGA部分进行数据采集，单片机部分对数据进行处理，并在数码管上显示待测信号的相位差。
与传统相位测量仪相比，本系统有处理速度快、稳定性高、性价比高等优点。
关键词：单片机 FPGA 低频相位差设计中图分类号：TP216文献标识码：A文章编号：1007-9416(2012)06-0105-02106取相应的数据，最后再将模板文件转换为html网页文件呈现给用户，供浏览器端查阅。
4、实现功能定制报表提供了能源成本管理、能源平衡管理、能源台账管理、能源介质结算管理、能源介质综合管理等方面的管理、呈现和分析，提供了对各个工序、厂区在每天、每月、每年产品和副产品产出、原料消耗、能源生产与消耗的成本情况和能源折标情况；对能源管理过程中的重要能源介质进行深入的分析和管理；提供了公司各个主要能源介质在结算时的采购情况和外售情况并对公司内的各系统在公司各个主体工序、重要耗能设备的消耗量、单耗情况进行了统一综合的统计和分析。
相位测量仪报告
相位测量仪摘要：本设计以单片机和可编程逻辑器件FPGA为控制核心，实现数字信号的产生、逻辑信号的采集和示波器的显示。
系统主要由三个模块组成:信号发生，数据采集与波形显示。
本设计经过单片机产生逻辑信号，利用FPGA作为数据处理器和DAC控制器，能准确、清晰的在模拟示波器上显示出逻辑波形、触发标记、光标。
利用键盘输入和液晶显示，能实现逻辑预设和触发模式设置。
经验证，本方案完成了全部基本功能和扩展功能。
关键词：逻辑分析仪可编程逻辑器件单片机Abstract:The design of the microcontroller and FPGA programmable logic devices for the control of the core, digital signal generation, logic signal acquisition and oscilloscope display. System consists of three modules: signal, data acquisition and waveform display. After the microcontroller generates the logic signal design , as a data processor using FPGA and DAC controllers , accurate, clearly shows the logic waveforms. The use of keyboard and LCD display , and to achieve pre-trigger mode logic. Proven, the program completed all the basic features and extensions. Keywords:logical link control Programmable logic devices MCU一、方案设计与论证1、数字式移相信号发生器方案一：采用FPGA实现DDS直接频率合成技术。
将FPGA技术与mcu相结合单芯片解决方案
将FPGA技术与mcu相结合单芯片解决方案嵌△式设计人员花费大量时间为手头的任务寻找合适的微控!避（MCU）O通常，空间是一种约束，原始性能、I/O、内存资源、功耗和外围设备的正确组合成为寻找合适的圣杯。
如果您具有特定设计所需的特殊逻辑，则搜索会变得更加复杂。
也许这是一种“秘方”，您的公司比任何人都知道如何做得更好，并使最终产品脱颖而出。
在这种情况下，很可能没有人按照您想要的方式制造MCU还有另一种选择：协同MCU和FPGA配对。
高度密集的FPGA可以吸收如此多的逻辑，以至于它们可以与微控1避甚至内部微控制器结合，从而比单独使用任何一个部分做得更多。
此外，您的逻辑的专有本质隐藏在FPGA内部，不会被窥探。
本文讨论了允许设计人员将FPGA技术与嵌入式处理器相结合的几个选项。
我们将研究单片方法、片上系统（SOC）解决方案、堆叠和模块。
单甚庄解决方案可以使Micros运行得非常快。
我们都熟悉触手可及的数千兆赫处理避。
然而，更快的处理器通常成本更高且更难实现。
PCB走线变成了传输线，需要严格的阻抗控制，尤其是在关键路径信号上。
并非每个设计都能承担使用此类设备进行开发的成本和时间。
这使得以较低速度运行的成本更低、更通用的处理器成为我们设计的替代、更经济的选择。
对于要求不高的应用，仅此一项就很好，但是当对速度的需求超过了微型的周期时间时，我们就不得不做出选择。
基于软件的方法无法与功能的硬逻辑实现的速度竞争。
您可以在板上使用离散逻辑，或将处理器内核与纯逻辑资源（如FPGA）耦合。
虽然使用更简单、不太复杂的处理器可以相当容易地设置、控制和监视实时控制和状态机设计，但有时需要更高端的外围设备、更宽的数据路径、更高的安全性和更快的执行速度需要。
这种级别的处理器马力的一个很好的例子是MicroSemiSmartFUSiOn2系列部件，例如M2S050T-FGG896,它实际上是基于SoC 的，将硬核IP块和FPGA结合在一个芯片上。
基于FPGA+MCU的伺服电机控制器设计
毕业设计（论文）基于FPGA+MCU的伺服电机控制器设计学院: 信息科学技术学院专业：姓名：指导老师：电子科学与技术梁鸿宇学号：职称：********** 赵慧元讲师中国·珠海二○一○年五月北京理工大学珠海学院毕业设计诚信承诺书本人郑重承诺：我所呈交的毕业设计《基于FPGA+MCU的伺服电机控制器设计》是在指导教师的指导下，独立开展研究取得的成果，文中引用他人的观点和材料，均在文后按顺序列出其参考文献，设计使用的数据真实可靠。
承诺人签名：日期：年月日基于FPGA+MCU的伺服电机控制器设计摘要本文首先对通用伺服控制平台项目做了整体的设计规划，并着重分析了基于FPGA的电机接口模块的设计和核心算法，给出相应的接口电路，并对等精度算法和设计思路在ALTERA QUARTUS 9.0的环境下进行了仿真，在实验电路上进行了测试。
主要目的在于研究出一款高性能的基于FPGA的伺服电机接口模块。
关键词：伺服控制平台 FPGA 等精度算法电机接口模块THE DESIGN OF FPGA+MCU BASED SERVOMOTOR CONTROLLERABSTRACTThis first general-purpose of this dissertation is the overall project design and planning for the servo control platform, and also it analyzed the core algorithms for the FPGA based interface design. Given a appropriate interface circuit ,An equal precision algorithms designed with FPGA is introduced．It adopts Verilog HardwareDescription Language to implement in servo motor interface modules ,and adds pulse width measurement on the base of traditional frequency measurement, and the HDL was simulated in the ALTERA QUARTUS 9.0 environment. Intended to design a high-performance FPGA-based servo motor interface module.Keywords：servo control platform FPGA equal precision algorithm servo motor interface module目录摘要ABSTRACT1引言 (1)1.1项目背景 (1)1.2研究意义 (1)2 系统组成 (2)2.1 运动控制器 (2)2.1.1 MCU功能 (2)2.1.2 FPGA功能 (2)2.1.3光电隔离模块功能 (2)2.2伺服驱动器 (2)2.2.1常用伺服驱动器简介 (2)2.3伺服电机 (3)2.3.1伺服电机简介 (3)2.3.2伺服电机工作原理 (4)2.3.3伺服电机的控制 (4)2.4HMI (4)2.5控制器上位机部分 (4)2.5.1上位机功能 (4)2.6以太网模块 (4)2.6.1以太网模块功能 (4)3 FPGA接口模块详细介绍 (5)3.1实现功能 (5)3.1.1 速度控制模块 (5)3.1.2 位置控制模块 (5)3.1.3 CPU接口模块 (6)3.2速度与位置检测算法讨论 (6)3.2.1M法 (6)3.2.2T法 (6)3.2.3等精度测频算法 (6)3.2.4高精度数字测速算法 (9)3.3速度与位置控制算法 (20)3.4硬件部分 (14)3.4.1ALTERA FPGA介绍 (14)3.4.2FPGA硬件部分 (14)3.4.2.1电源及晶振部分 (14)3.4.2.2内存及FLASH (15)3.4.2.3主芯片 (15)3.4.2.4JTAG下载 (16)3.4.3输入输出光电隔离 (17)3.4.3.1输入光电隔离模块 (17)3.4.3.2输出光电隔离模块 (18)3.5软件部分 (18)3.5.1 verilog HDL编程语言介绍 (18)3.5.2输入输出端子定义 (18)3.5.3寄存器定义 (19)3.5.4FPGA架构 (20)3.5.5主要模块介绍 (20)4 仿真实验结果 (22)5 应用案例 (24)6 结论 (26)谢辞参考文献附录1 引言1.1项目背景此项目为待开发项目《基于RABBIT5700+FPGA的伺服电机控制器》的前期规划方案，目的在于帮助研发人员了解伺服电机控制器的有关知识和给出基于FPGA的接口模块的设计概要说明。
基于FPGA的脉冲信号参数测量仪设计
173脉冲参数测试仪是在信号类常用的一种仪器,用它可以测量峰峰值、有效值、频率、上升沿和下降沿时间、占空比等。
大型台式的测试仪功能比较齐全,而手提便携式的功能还没那么完善且生产数量较少,测量精度也没有台式的高。
现在最便携式的测量仪器普遍用的就是万用表,它可以测量直流电压、电阻、电流、电容等。
本设计采用FPGA作为主控芯片,以整形电路、控制电路、显示电路三大模块为基础,设计出测量峰峰值、频率、占空比、上升沿和下降沿时间的参数的脉冲参数测试仪。
本文主要介绍了三大模块电路,并对相应的硬软件设计思路方法进行阐述。
1 方案理论分析我们设计的脉冲信号测量仪主要分为以下几个部分:精密整流半波电路、电压比较器、FPGA控制系统以及LCD显示。
本设计中的核心是由FPGA构成的控制系统,ADC通过对THS3001输出端口进行电压采样,测量信号电压幅度。
FPGA内部的计数定时功能来完成待测信号频率、占空比以及脉冲上升时间的测量。
信号参数测量仪。
本方案主要以FPGA为核心控制系统,利用FPGA的硬件计数功能来实现信号参数的测量,并且利用FPGA把测出的数据送到LCD显示。
其原理框图如图1所示。
方案的核心器件是FPGA,在高速环境下,FPGA比单片机更加适用,且使用FPGA大大降低硬件电路的复杂程度,减小体积,使电路的工作也更加稳定可靠。
抗干扰和速度上,FPGA比单片机更有优势。
基于FPGA 的脉冲信号参数测量仪设计虞昊迪(浙江海洋大学,浙江舟山 316022)摘要:本文提出一种脉冲信号参数测量仪的设计方案,介绍以FPGA作为控制核心,实现脉冲信号的幅值、频率、占空比、上升与下降时间参数测量。
本方案测量信号参数的方法是将待测信号经过电阻分压,精密半波整流,ADC直接对运放输出端进行采样,从而测得信号幅值。
待测信号通过高速电压比较器分别与10%、90%峰值比较,比较结果送FPGA,利用FPGA的定时计数功能,获得频率值、占空比以及脉冲信号上升、下降时间t r 。
基于FPGA／MCU的光电式滚转角测量仪
Ｈ３ ３ 波长 所示 ， 实物如 图５ 所示 ， １ Ｑ 为光敏三极 Ａ Ｄ转换 ，然后通过相应算法对转换值 的窄角度红外发光二极管Ｐ ０ ， 进行处理 ，从而解算出滚转角。 Ｍ３ ８ ０９ １ 通过５ ０ ．． ４ｔ ｍ， １ Ｑ限流 电阻与弹上 的 管 ，Ｌ ５ Ｄ为双通道集成运算放大 陀螺仪 或者磁探测模 块相 连接 ，当滚 器。 Ｑｌ 在 上施加９ Ｖ的偏置电压 ， 保证
调试 ， 外接５ ＭＨ 有源 平转换成２ ２ ０ ｚ ３ 电平 ， 使用异步串口与上
图 ７Ｆ ＧＡ与上位机 串口连接图 Ｐ
Ｉ１ ｉ ｝
晶振为芯片提供基准频 位机进行通信 ，电路连接如图 ７ 所示。
率。
Ｌ Ｄ显示模块 ：由于滚转角度值 Ｅ
ＭＣ Ｕ选用 Ｃ ｇ ａ ｙ ｎ ｌ 范围在０ ３ ０ 度－６ 度之 间， 因此使用三位
转到某角度 时， 延径向发射红外光 ， 侧
支架上 的光敏三极 管对 其进行接 收 ， 把光信号 转换为 电压信号 ，经过处理
ｇ ５
之后送给主控板 ，主控板通过判断是 哪个光敏三极 管接 收到 了信号来确定 图 ５光敏接收模块实物图
图 ２滚转角测量仪截面图
ｗ ｗｅ ｐ ． ｍ． ２０ ． ・ ｗ ． ｗｃ ｃ ｅ ｏ 几・ ０ ７ 誊子痤品ｔ １ ７ ５ 幂 ５
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图 ３滚转角测量仪硬件框图
立
滚转角测量仪物理架
量仪， 安装于实验转台上 ， 实时输出滚 构如图 １ ２ 、 所示 。 为滚转 ａ
ｂ
体 ，可沿轴向 做 ３６ ０度旋
／
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图 １滚转角测量仪侧面图
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基于FPGA的低频数字式相位测量仪
摘要本系统以单片机和FPGA为核心，辅以必要的模拟电路，构成了一个基于具有高速处理能力的FPGA的低频数字式相位测量仪。
该系统由相位测量仪、数字式移相信号发生器以及移相网络组成；移相网络能够产生-45°~45°相位差的两路信号；相位测量仪能够测量出具有0°~359°的两路信号的相位差；而数字式移相信号发生器能够产生出相位差为0°~359°的且具有数字设置步进为1°的两路输出信号。
经过实验测试，以上功能均可以准确实现。
一、方案设计与论证1、移相网络设计方案本设计的核心问题是信号的模拟移相程控问题，其中包括波形相位以及波形幅度的程控。
在设计过程中，我们首先考虑了赛题中提供的方案。
如图1-1所示：该模拟电路主要采用高、低通电路的临界截止点来产生极值相位的偏移。
当高、低通电路的截止频率等于输入信号频率时，根据其幅频特性，信号波形所产生的相位分别为45°和-45°，恰好满足赛题要求的连续相移范围-45°~45°的调节。
由于高、低通电路在截止点时会产生幅度的衰减，故电路在后级加了放大电路，且采用了电压串联负反馈的方式提高了输入阻抗并降低了输出阻抗，电路最后还设计有调幅装置，能够很好地满足A、B输出的正弦信号峰—峰值可分别在0.3V—5V范围内变化。
综上所述，该移相网络能够满足赛题的所有要求，且电路设计简单、易行，故我们直接采用了这种方式来产生模拟的相移输出。
2、数字式移相信号发生器设计方案本单元设计的关键在于两个波形相位差的准确定位，在设计中我们综合考虑了两种实现方案：方案一：采点式相位确定。
利用相位范围0°~ 360°设定每个波形含有360个点，即每一点都对应一度，以保证相位的精确定位。
但当输入波形频率较高时，FPGA中的 DDFS对该波形的采点数将降低，该方法也不再适合；此外360个点的波形很难利用DDFS的地址线准确产生，由于DDFS在运行时地址是不断向下扫描的，其多余地址中的零数据也将同样会被显示输出，使得波形不再准确。
基于FPGA的脉冲信号测量仪的设计
link appraisement
柳志远 （1995－），男，汉族，浙江温州人，浙江海洋大学，船舶与机电工
程学院，本科，主要研究方向为信号处理。
图1
析，由这两路方波的相位差就可以计算出上升时间。
占空比测量
待测脉冲信号的占空比参数也可以通过多周期同步测量法测频率参数的同时直接得到如图1所示
系统整体设计
频率为1M
信号幅值测量结果如上，可以看出在固定待测信号频率、占空比其中一个参数的同时改变另一个，且不论高频还是低
3.2.2：幅值为1V
信号占空比测量结果如上，可以看出在固定待测信号频率、幅值其中一个参数的同时改变另一个，且不论是高频还
幅值为1V
信号频率测量结果如上，可以看出在固定待测信号幅值、占空比其中一个参数的同时改变另一个，且不论是高占空比
占空比为50
信号占空比测量结果如上，可以看出在固定待测信号频率、幅值其中一个参数的同时改变另一个，上升时间参数的
图2。
基于FPGA的数字显示相位差测量仪
基于FPGA的数字显示相位差测量仪[摘要] 本文主要介绍了数字显示相位差测试仪的设计方案和硬件部分。
针对FPGA的特点，在数字相位差测量系统的设计思想上，给出了一种用FPGA 芯片EP1K10TC144-3实现相位差智能化测量仪的方案。
该测量仪只需少量的外围电路，有效将测量信号正弦波，方波、三角波信号移相放大，整形为所需要的方波信号，且不失真，测量这些信号的相位差，硬件电路简单，实现了输入阻抗大，误差小，精度高，抗干扰强。
[关键词] FPGA 相位差测量晶振1.基于该题目数字显示相位差测量仪，我们在方案设计上采用了三种不同的方案，各方案各有优缺点，在综合考虑了几种方案后，我们选定了基于FPGA的数字显示相位差测量仪，因为FPGA是在可编程专用集成电路（ASIC）的设计基础上发展起来的。
由于它们集成度高、可重复编程，并能实现系统级编程（ISP），在近10年内得到迅速发展。
FPGA的集成度、工作速度不断提高，包含的资源越来越丰富，可实现功能越来越强大，具有静态可重复编程或在线动态重构的特性，使得硬件功能可以像软件一样通过编程来修改，不仅使设计修改变得十分容易，而且大大提高了电子系统的灵活性和通用能力，已成为当今实现电子系统集成化的重要手段。
该测量仪只需少量的外围电路，有效将测量信号正弦波，方波、三角波信号移相放大，整形为所需要的方波信号，且不失真，测量这些信号的相位差，硬件电路简单，实现了输入阻抗大，误差小，精度高。
2.系统设计思想2.1系统设计整个测量我们分为两个部分，一部分是测量输入的信号A的频率，在这一部分中，将一个78125的晶振经一个计数分频得到频率为0.5HZ的信号(0.5HZ 信号的周期为T=2),当原信号A与0.5HZ的信号与非的时候，其低电平半周期时（也就是T=1S时），会有一段脉冲个数，将此脉冲个数送入计数器计数输出，输出的值即为原信号的频率值；另一部分则是测量输入的两个同频异相信号A 和B的相位差，而我们输入的都是单个的模拟信号，所以在测试相位差的时候首先应产生两个同频异相的信号。
基于FPGA的低频数字相位测量仪的设计
１引言关于低频数字相位测量系统的设计与实现方法，提出了以单片机最小系统和复杂可编程逻辑芯片为核心的电路设计模型。
相位的数字测量方法基本分为硬件电路测量与Ａ／Ｄ采样后利用软件计算两种。
硬件法测量由于电路结构比较复杂，易受外界干扰影响以及准确度较差的缺点，限制了其作用进一步发挥。
近年来，随着计算机硬件及其外围设备的日益发展，以数字信号处理为核心的软件法测量技术在相位差的测量中得到了越来越多关注，并且得到了较快发展。
同频率正弦信号间的相位差测量在电工技术、工业自动化、智能控制及通讯、电子等许多领域都有广泛的应用，如电工领域中的电机功角测试，介质材料的损耗角的确定等。
因此相位差测量有着广泛的实用价值。
本系统由数据采集电路、数据运算控制电路和数据显示电路三大部份构成，其系统功能主要是进行相位差测量及频率测量。
该系统采用单片机和ＦＰＧＡ作为低频数字相位测量仪的核心部分。
采用单片机和ＦＰＧＡ作为低频数字相位测量仪的核心部分，由数据采集电路、数据运算控制电路基于ＦＰＧＡ的低频数字相位测量仪的设计康占义 张家口教育学院宣化分校职业教育部图１ 系统原理框图图３ 采用施密特触发器的整形电路和数据显示电路三大部分构成，其系统功能主要是进行相位差测量及频率测量。
采用ＶＨＤＬ语言实现ＦＰＧＡ的功能。
２系统设计方案本系统分为三大基本组成部分：数据采集电路、数据运算控制电路和数据显示电路。
考虑到ＦＰＧＡ具有集成度高，Ｉ／Ｏ资源丰富，稳定可靠，可现场在线编程等优点，而单片机具有很好的人机接口和运算控制功能，本系统拟用ＦＰＧＡ和单片机相结合，构成整个系统的测控主体。
系统原理框图如图１。
２．１ 信号整形电路的设计最简单的信号整形电路就是一个单门限电压比较器（如图２所示），当输入信号每通过一次零时触发器的输出就要产生一次突然的变化。
当输入正弦波时，每过一次零，比较器的输出端将产生一次电压跳变，它的正负向幅度均受到供电电源的限制，因此输出电压波形是具有正负极性的方波，这样就完成了电压波形的整形工作。
基于FPGA的相位差测量模块的设计
基于FPGA的相位差测量模块的设计相位差测量设计思路相位差测量设计要求基于FPGA设计一个测量两路同频率信号相位差的模块，具体要求如下：测量信号频率范围： 20Hz～20kHz ，精度：2度，测量波形：方波。
自行设计相位差可控双路输出脉冲源作为被测对象。
发挥部分：（1）相位差和频率交替显示或同时显示（2）提高测量精度（3）拓宽频率范围到20Hz～200kHz（4）设计出一套相位计前置整形电路方案（采用模拟电路或者模数混合，仅设计和仿真，不制作），要求能自适应峰峰值在0.2V至5伏的非方波输入信号，尽量减少两路输入信号幅度不一致引入的误差，带宽不小于20Hz～20kHz，输出信号能接入本课题设计的相位差测量模块。
相位差测量设计方案根据题目要求，我们组把这个模块的设计分为四个子模块，分别为：信号源的发生、频率计的设计、相位差的测量和四位LED相位差显示。
信号源的发生产生两路同频、相位差可控的信号；频率计的设计是借用信号源产生的信号，然后根据内部晶振产生闸门宽度为1秒的闸门信号，在高电平时开始计数，记得的周期个数，即信号源产生信号的频率；相位差的测量是先通过测量两路信号的上升沿之间内部晶振的周期数，然后由此周期数换算出相位差，再通过VHDL语言内部函数转换成十进制数输出到显示模块。
RTL图如下：模块程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY kzys ISPORT ( CLK : IN STD_LOGIC;KG : IN STD_LOGIC;ZS : IN NATURAL;KG_OUT: OUT STD_LOGIC );END entity kzys;ARCHITECTURE one OF kzys ISSIGNAL CNT: NATURAL;BEGINPROCESS(KG,CLK)BEGINIF KG='0' THEN CNT<=0;KG_OUT<='0';ELSIF CLK'EVENT AND CLK='1' THEN IF CNT<ZS THENCNT<=CNT+1;ELSEKG_OUT<='1';END IF;END IF;END PROCESS;END;library ieee;use ieee.std_logic_1164.all;entity xhk isport(sw_1:in std_logic_vector(4 downto 0); f_out1:out natural;y_out2:out natural );end xhk;architecture one of xhk isbeginprocess(sw_1)begincase sw_1 iswhen "00001"=>f_out1<=499999;y_out2<=277778;when "00010"=>f_out1<=499999;y_out2<=625000;when "00011"=>f_out1<=499999;y_out2<=1666667;when "00100"=>f_out1<=6666;y_out2<=5556;when "00101"=>f_out1<=6666; y_out2<=11111;when "00110"=>f_out1<=6666; y_out2<=16667;when "00111"=>f_out1<=499; y_out2<=1806;when "01000"=>f_out1<=499; y_out2<=1667;when "01001"=>f_out1<=499; y_out2<=625;when "01010"=>f_out1<=82; y_out2<=174;when "01011"=>f_out1<=82; y_out2<=81;when "01100"=>f_out1<=82; y_out2<=220;when "01101"=>f_out1<=49;y_out2<=32;when "01110"=>f_out1<=49;y_out2<=65;when "01111"=>f_out1<=49;y_out2<=122;when "10000"=>f_out1<=0;y_out2<=0;when others=>f_out1<=0;y_out2<=0;end case;end process;end;LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY plfsq ISPORT ( clk: IN STD_LOGIC; ZS: IN NATURAL;KG: IN STD_LOGIC;F_OUT : OUT STD_LOGIC );END ;ARCHITECTURE one OF plfsq IS SIGNAL FULL: STD_LOGIC ;BEGINPROCESS(clk)VARIABLE CNT8 : NATURAL;BEGINIF KG='0' THENFULL <='0';CNT8 :=ZS;ELSIF clk'EVENT AND clk='1' THEN IF CNT8 >0 THENCNT8:=CNT8-1;ELSECNT8 :=ZS;FULL <= NOT FULL;END IF;END IF;END PROCESS ;PROCESS(clk,FULL)BEGINIF KG='1' THENIF clk 'EVENT AND clk = '1' THEN IF FULL = '1' THEN F_OUT <='1'; ELSE F_OUT <='0';END IF;END IF;END IF;END PROCESS;END one;LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY plfsqy ISPORT ( clk: IN STD_LOGIC; ZS: IN NATURAL;KG: IN STD_LOGIC;F_OUTY : OUT STD_LOGIC );END ;ARCHITECTURE one OF plfsqy IS SIGNAL FULL: STD_LOGIC ;BEGINPROCESS(clk)VARIABLE CNT8 : NATURAL;BEGINIF KG='0' THENFULL <='0';CNT8 :=ZS;ELSIF clk'EVENT AND clk='1' THEN IF CNT8 >0 THENCNT8:=CNT8-1;ELSECNT8 :=ZS;FULL <= NOT FULL;END IF;END IF;END PROCESS ;PROCESS(clk,FULL)BEGINIF KG='1' THENIF clk 'EVENT AND clk = '1' THEN IF FULL = '1' THEN F_OUTY <='1'; ELSE F_OUTY <='0';END IF;END IF;END IF;END PROCESS;END one;信号源的发生：library ieee;use ieee.std_logic_1164.all;entity xhy isport(sw_1:in std_logic_vector(4 downto 0); clk:in std_logic;kg:in std_logic;f_outy:out std_logic;f_out:out std_logic);end xhy;architecture qq of xhy iscomponent xhkport(sw_1:in std_logic_vector(4 downto 0);f_out1:out natural;y_out2:out natural ); end component ;component kzysPORT ( CLK : IN STD_LOGIC; KG : IN STD_LOGIC;ZS : IN NATURAL;KG_OUT: OUT STD_LOGIC ); end component;component plfsqyPORT ( clk: IN STD_LOGIC; ZS: IN NATURAL;KG: IN STD_LOGIC;F_OUTY : OUT STD_LOGIC ); end component; component plfsqPORT ( clk: IN STD_LOGIC;ZS: IN NATURAL;KG: IN STD_LOGIC;F_OUT : OUT STD_LOGIC );end component;signal a,b:NATURAL;signal c:STD_LOGIC;beginu1:xhk port map( sw_1=>sw_1,f_out1=>a,y_out2=>b);u2:kzys port map(zs=>b,clk=>clk,kg=>kg,kg_out=>c);u3: plfsqy port map(clk=>clk,ZS=>a, KG=>C,F_OUTY=>F_OUTY); u4: plfsq port map(clk=>clk,ZS=>a,KG=>KG,F_OUT=>F_OUT); END ARCHITECTURE qq;library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity cnt10 isport(clk,en,clr:in std_logic;count10:buffer integer range 0 to 400000000); end cnt10;architecture art of cnt10 isbeginprocess(clk,clr,en)beginif clr='1'thencount10<=0;elsif rising_edge(clk)thenif(en='1')thencount10<=count10+1;end if;end if;end process;end art;频率计的设计：use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;entity freq_measure isPort( clk0 : instd_logic;wave1 : in std_logic;q : out integer range 0 to 400000000);end freq_measure;architecture art of freq_measure iscomponent cnt10port(clk,en,clr:in std_logic;count10:buffer integer range 0 to 400000000);end component;signal en1,clr1 : std_logic;signal date:integer range 0 to 400000000;beginprocess(clk0)variable cnt:integer range 0 to 6;beginif rising_edge(clk0) thenif cnt = 0 then clr1 <= '1';cnt:=1;elsif cnt > 5 then cnt := 0;q<=date;else cnt := cnt+1;clr1 <= '0';en1 <= '1';end if;end if;end process;u1 : cnt10 port map(clk=>wave1,en=>en1,clr=>clr1,count10=>date);end art;library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;entity measure_n isPort( clk,clk0,clk1:instd_logic;n_out:out std_logic_vector(15 downto 0));end measure_n;architecture art of measure_n issignal count0,count01,count02,count1,count2 : std_logic_vector(15 downto 0);signal x,y,a,clk10,clk11,clk20,clk21: std_logic;beginprocess(clk,clk0,clk1,x,y,count1,count2)beginif clk'event and clk='1'thencase a iswhen '0'=>clk10<=clk0;clk11<=clk1;if clk10='0' and clk11='0'thencount1<=(others=>'0');end if;if clk10='0'thenx<='1';end if;if x='1' thenif clk10='1' thenif clk11='0' then y<='1'; end if;if y='1' thenif clk11='1' thencount01<=count1;count1<=count1;elsecount1<=count1+1;end if;end if;end if;end if;if count01=0 thena<='1';else a<='0';end if;when '1'=>clk20<=clk1;clk21<=clk0;if clk20='0' and clk21='0'then count2<=(others=>'0');end if;if clk20='0'thenx<='1';end if;if x='1' thenif clk20='1' thenif clk21='0' then y<='1';end if;if y='1' thenif clk21='1' thencount02<=count2;count2<=count2;elsecount2<=count2+1;end if;end if;end if;end if;if count02=0 thena<='0';else a<='1';end if;when others=>a<='1';end case;count0<=count01 or count02;end if;n_out<=count0;end process;end art;library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;entity consider1 isport ( clk :in std_logic;n1:in std_logic_vector(15 downto 0);freq:in integer range 0 to 400000000;cout:out std_logic_vector(15 downto 0));end consider1;architecture arch of consider1 issignal c0,c1,e,e0,d0,d1:integer range 0 to 400000000;signal count:std_logic_vector(15 downto 0); signal m:std_logic_vector(15 downto 0); beginprocess(n1,clk)beginif rising_edge(clk) thenm<=n1;c0<=conv_integer(m);d0<=c0*151;d1<=d0/1024;end if;end process;process(clk,freq)beginif rising_edge(clk) thenc1<=freq;e<=c1*d1;e0<=e/2048;count<=conv_std_logic_vector(e0,16);end if;end process;cout<=count;end arch;library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;entity count isport( clk:in std_logic;c_in:in std_logic_vector(15 downto 0);qa1,qb1,qc1,qd1:out INTEGER RANGE 0 TO 9); End count;architecture art of count isSignal a:integer range 0 to 400000000;signal m: std_logic_vector(15 downto 0); BeginProcess(clk,c_in)variable ai,bi,ci,di:integer range 0 to 9; beginif clk'event and clk='1' thenm<=c_in;a<=conv_integer(m);di:=(a-ai-10*bi-100*ci) /1000;ci:= (a-ai-10*bi)/100;bi:= ((a-ai) rem 100)/10;ai:=a rem 10;end if;qd1<=di;qc1<=ci;qb1<=bi;qa1<=ai;end process;end art;相位差的测量：library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;entity phase_measure1 isport( clkin,clk0in,clk1in:in std_logic;qa1out,qb1out,qc1out,qd1out:out integer range 0 to 9 );end;architecture art of phase_measure1 iscomponent measure_nPort( clk,clk0,clk1:instd_logic;n_out:out std_logic_vector(15 downto 0));end component;COMPONENT freq_measurePort( clk0 : instd_logic;wave1 : in std_logic;q : out integer range 0 to 400000000 );end COMPONENT;component consider1port ( clk :in std_logic;n1:in std_logic_vector(15 downto 0);freq:in integer range 0 to 400000000;cout:out std_logic_vector(15 downto 0));end component ;component countport( clk:in std_logic;c_in:in std_logic_vector(15 downto 0);qa1,qb1,qc1,qd1:out integer range 0 to 9);end component;signal d,f: std_logic_vector(15 downto 0);signal e: integer range 0 to 400000000;beginu1: measure_n portmap(clk=>clkin,clk0=>clk0in,clk1=>clk1in,n_out=>d);u2: freq_measure port map(clk0=>clkin,wave1=>clk0in,q=>e);u3: consider1 port map(clk=>clkin,n1=>d,freq=>8192,cout=>f);u4: count portmap(clk=>clkin,c_in=>f,qa1=>qa1out,qb1=>qb1out,qc1=>qc1out,qd1=>qd1out);end art;四位LED相位差显示：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY BCD7 ISPORT(BCD:IN INTEGER RANGE 0 TO 9;LED:OUT STD_LOGIC_VECTOR(6 DOWNTO 0));END;ARCHITECTURE ART OF BCD7 ISBEGINLED<= "0111111"WHEN BCD= 0 ELSE "0000110"WHEN BCD= 1 ELSE "1011011"WHEN BCD= 2 ELSE "1001111"WHEN BCD= 3 ELSE "1100110"WHEN BCD= 4 ELSE "1101101"WHEN BCD= 5 ELSE "1111101"WHEN BCD= 6 ELSE "0000111"WHEN BCD= 7 ELSE "1111111"WHEN BCD= 8 ELSE "1101111"WHEN BCD= 9 ELSE "0000000";END ART;LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL; ENTITY Vhdl1 ISPORT(LOCK:IN STD_LOGIC;QA,QB,QC,QD:IN INTEGER RANGE 0 TO 9;LEDA,LEDB,LEDC,LEDD:OUT STD_LOGIC_VECTOR(6 DOWNTO 0)); END;ARCHITECTURE ART OF Vhdl1 ISSIGNAL QAL,QBL,QCL,QDL:INTEGER RANGE 0 TO 9; COMPONENT BCD7PORT(BCD:IN INTEGER RANGE 0 TO 9;LED:OUT STD_LOGIC_VECTOR(6 DOWNTO 0));END COMPONENT;BEGINPROCESS(LOCK)BEGINIF(LOCK'EVENT AND LOCK='1')THENQAL<=QA;QBL<=QB;QCL<=QC;QDL<=QD;END IF;END PROCESS;U1:BCD7 PORT MAP(QAL,LEDA); U2:BCD7 PORT MAP(QBL,LEDB); U3:BCD7 PORT MAP(QCL,LEDC); U4:BCD7 PORT MAP(QDL,LEDD); END ART;。
基于FPGA与单片机控制技术结合的低频数字相位测量仪设计
设计（论文）题目：基于FPGA与单片机控制技术结合的低频数字相位测量仪设计一、基本任务及要求一）基本任务1）硬件设计：输入信号整形电路、单片机外围电路、显示电路；2）软件设计：数据采集模块的VHDL硬件描述语言实现、单片机控制程序。
二）要求1）本设计本分为三大基本组成部分：数据采集电路、数据运算控制电路和数据显示电路。
其功能为对两路输入正弦信号（1～5 V范围内变化）进行频率和相位测量（相位测量绝对误差≤2）及数字显示（相位读数为0～359.9，分辨力为0.1），其频率测量范围：20 Hz～20 kHz。
2）通过该项目设计，完成各单元模块的硬件设计，给出其设计过程和电路图；对数据采集、单片机控制模块分别给出VHDL硬件描述语言实现的源程序和控制程序，并进行程序调试及电路的仿真、给出仿真结果。
二、进度安排及完成时间：目录摘要 (IV)Abstract (V)第1章绪论.......................................................... - 1 -1.1 课题研究的背景................................................ - 1 -1.2 本课题的主要研究工作.......................................... - 3 - 第2章主要理论及技术................................................ - 4 -2.1 频率测量...................................................... - 4 -2.2 相位测量...................................................... - 5 -2.3 单门限电压比较器原理.......................................... - 6 -2.3.1 LM339介绍............................................... - 6 -2.4 FPGA可编程控制技术............................................ - 7 -2.4.1 FPGA 器件的设计开发流程.................................. - 7 -2.4.2 FPGA工作原理............................................ - 8 -2.4.3 VHDL语言介绍........................................... - 8 -2.4.4 Quartus II软件介绍...................................... - 9 -2.5 AT80C51单片机介绍............................................ - 10 - 第3章系统设计思路................................................. - 11 -3.1 系统总体设计思路............................................. - 11 -3.2 设计方案..................................................... - 11 - 第4章硬件设计...................................................... - 13 -4.1 信号整形电路的设计........................................... - 13 -4.2 FPGA数据采集电路的设计....................................... - 14 -4.3 单片机数据运算控制电路的设计................................. - 15 -4.4 数据显示电路的设计........................................... - 16 -4.4.1 LCD12864介绍........................................... - 16 -4.4.2 基本特性................................................ - 16 -4.4.3管脚说明................................................ - 16 -4.4.4 基本用途................................................ - 17 -4.4.5数据显示电路............................................ - 17 - 第5章软件设计...................................................... - 18 -5.1 FPGA数据测量电路............................................. - 18 -5.2 分频器模块................................................... - 19 -5.3 控制信号模块................................................. - 20 -5.4 数据检测模块................................................. - 22 -5.5 数据锁存模块................................................. - 23 -5.6 数据选择模块................................................. - 24 -5.7 FPGA数据测量模块总体设计..................................... - 26 -5.7 单片机数据运算控制电路....................................... - 27 - 结束语............................................................... - 30 - 参考文献............................................................. - 31 - 致谢............................................................... - 32 - 附录............................................................... - 33 - FPGA数据采集程序................................................. - 33 - 数据显示程序..................................................... - 36 - 硬件总电路图..................................................... - 40 -低频数字式相位测量仪的设计摘要：基于过零检测法原理，以单片机89C51和可编程逻辑器件CPLD为核心，从数据采集﹑数据运算控制、显示等电路功能电路设计，实现了一个低频数字式相位测量仪系统。
基于FPGA的相位检测仪的设计
收稿 日期 ：０ ６—０ ２ ２０ ４— ０
作者简 介： 王瑶宝（ ９ １一） 男， １８ ， 东北电力大学信息工程学院在读硕士研究生
维普资讯
第 ６期
王瑶宝等 ： 于 Ｆ Ｇ 基 Ｐ Ａ的相位检 测仪的设计
３ ９
２ 系统 的结 构 及 原理
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或， 得到波形 ５ 。输入信号的相位差计算式如下 ： ‘＝ × ６ ｌ ， △ｐ ３ｏ２ 为 】
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了计算 ｔ ７的值 ， 和 １ 在一个 周期 内 ， 时间 ７和 ｔ 行记 数 ， 设振 荡 对 １ 进 假
操 作．
２ ２ 运算模块 ． 运算模块 主要是对两个记数 ｍ，． ｎ 根据原理进行运算。根 据 ＝ｍ × ６ ， ３０ 由于在一个周期内部记数 了两个相位差所 以公式
变 为 △ ×１０ 得 到 的 △ ＝ ８， 是 一个 在 ０和 １０之 间 的整数 （ ８ 根
ｍ
据精度的需要可以调整 ， 如若要精确到 ０ １ ， ． 度 只需要 １０ ８ 换成 １
８０即 可 ， 是一个 在 ０和 １８０之 问 的 整 数 ， 出 的结 果 将 小 ０ △ ０ 得
集成电路元件， 原理和电路比较复杂， 使用维修麻烦， 价格也较高。近几年许多人 提出用单片机实现相 位检测， 跟集成电路比起来 ， 确实在体积小 ， 功能多， 干扰能力强， 抗 价格便宜 ， 维修方便等方面大 占优 势。但是 ， 在基于单片机的实现 中， 用到了很多触发器， 逻辑门， 锁存器， 还涉及到了记数器 ， 专门的运算
Ｔ为高 电平下 ， ｔ 高 电平 ， 计 数 器 ／， 时记 数 ， 若 为 则 ７同 ， ／ ７ 否则 继 续 查 询 ｔ 否 为 高 电平 ． 是 最后 得 到 记 数 为
基于FPGA和MCU的测量系统,可自动测量RLC的多项基本参数
基于FPGA和MCU的测量系统，可自动测量R1C的多项基本参数为了方便用户准确掌握手中R1C（电阻电容电感）的各项参数，笔者提供了一种采用FPGA和MCU的测量系统,可自动测量R1C的多项基本参数，系统以液晶屏显示测量结果，并可根据需要打印测量的结果，与现有的昂贵测试仪相比，该测量系统功能精简、操作智能化、人机接口友好。
1方案设计与论证为满足高校实验室教学需要，设计一个低成本R1C电参数测量系统，本系统采用基于C8051F020单片机的可编程控制系统方案,单片机生成各种波形的数据表传输给FPGA,使用D1）FS技术使FPGA生成所需要的波形并进行输出，通过DA 转换模块，将数字信号转换成模拟信号,通过程控放大器AD603,由单片机控制ΛD603进行增益的调整，再经过NE5532构成的调理电路对其进行电压放大2］。
产生高精度的正弦波信号流经待测的电阻、电容或者电感和标准电阻的串连电路，通过测量电容或者电感和标准电阻各自的电压，利用电压比例计算的方法推算出电容值或者电感值，利用C8051F020单片机控制测量和计算结果，运用自校准电路提高测量精度，采用液晶模块实时显示数值。
系统总体组成框图如图1所示。
图1系统总框图C1Ii1.1DDS简介直接数字频率合成（DDS）技术是通过累加相位来合成所需波形的频率合成技术。
利用DDS设计的波形发生器具有精度高、稳定性好、频率和波形易于控制等优点∙∙10DDS主要由参考时钟、相位累加器、波形存储器、数模转换器和滤波器组成,近年来在频率合成、通信、仪器测量领域均有广泛地应用。
1.2信号产生模块要求设计的正弦波信号发生器的频率范围较宽，其频率范围是IHZ~1MHz,且可以对频率进行设置，还有频率步进调节的功能，一般传统的1C 谐振回路或无源RC 结合运放的方式很难达到这一要求，所以我们提出利用DDS 原理使用FPGA 实现的解决方案。
用FPGA 实现波形信号的输出，只需要在FPGA 内部建立一个波形数据表，然后在时钟的驱动下，读取数据表中的数据，经过高速DA 的转化，即可得出需要的波形。
基于FPGA的高精度相位计的设计与实现
Ｕ２（≠）＝Ｅｓｉｎ（ｗｔ一 ） Ｕｚ（ｆ）的过零 时刻为 ｔ ，ｕ２（ｆ）的过零 时刻为 ｔ， 当 （ｆ）＝０，Ｕ，（ｆ）＝０时 可得
早期相位差的测量都依靠于模拟器件 ，大多是将相位差转换成
ｗｔｌ ｗ ｔ２一 ＝ ｎ７ｒ
电流或 电压来进行测量 ，例如示波器测量法 、阻抗法 、和差法 、三 电
数字化和极适合低频精密相位 测量 。缺点是对谐 波的影响很敏 感 ， 相后得到方波脉冲 串，之后再将其转换成相位差读取。
而且要从一个具有一定噪声干扰的信号 中准确检测其过零点是 比
用这 种 方 法 设计 的相 位 计要 用 到 波 形整 形 电路 ，以将 正 弦 波转
较 困难 的 。【２
＿Ｌ Ｉ 沣 扛 术
设计 开发
基于 ＦＰＧＡ的高精度相位计的设计与实现
张 翔
（６３７１３部 队 山西忻 州 ０３６３００）
摘要：相位计 是指测量 两个 同频信号之 间相位差的仪 器，是一种应 用非常广泛 的电子仪器 。本 文遵循ＥＤＡ（电子设 计 自动化）技术的设计 流程，采 用
ＶＨＤＬ语言 完成 了相 位计 的编程 设计，并在基 ＠ｃｙｃｌｏｎｅ ＦＰＧＡ（现场可 编程 门阵列）的 实验 开发板 上 实现 相位计 的测相 、转换 等功 能。本文在ＦＰＧＡ￣
的影响，大大 提高了相 位计的稳定性与可靠性 。口
１过 零鉴 相 法 的基 本原 理
２基 于ＦＰＧＡ的鉴相 法 过零鉴相 是数字相位计 中应用最广的一种方法 。目前 ，低频精
密 相位 计 多 采 用 这种 方 法 。它 的优 点是 测 量 精 度高 、分 辨 率 高 、便 于
原有 的过零鉴相法都是基 准信号和待测信号通过整形 、过零鉴
基于FPGA的数字式相位测量仪的设计与制作 推荐
基于FPGA的数字式相位测量仪的设计与制作摘要：本设计给出了基于FPGA核心的数字式相位测量的基本原理与实现方案，实现的是对两列信号的相位差的精确测量并数字显示测量结果。
该系统利用可编程逻辑器件为主系统芯片，用VHDL对其进行设计开发，系统由相位测量仪、数字式移相信号发生器和移相网络三个模块构成，整个装置具有原理简单，测量精度高,测量结果显示直观的特点。
本次设计在EDA软件开发平台MAX+PLUSⅡ上利用硬件描述语言VHDL进行设计编程。
关键词：FPGA/CPLD、VHDL、测相仪FPGA-based digital phase-measuring instrument design and production Abstract: The design is based on the FPGA core of the digital phase measurement and realization of the basic principles of the programme, the realization of the two signals in the phase of precision measurement and statistics show that the measurement results. The system of programmable logic devices based system chips, with their VHDL design and development, the system by the phase-measuring instrument, the digital shift believe that the phase-shifting, generator and a network of three modules, the device has a simple theory, measurement High-precision measurement results show that the visual characteristics. The design of the EDA software development platform MAX + PLUS Ⅱ on the use of hardware description language VHDL design programming.Key words: FPGA / CPLD；VHDL；measurement of the instrument第1章绪论1.1 EDA技术概述1.1.1 引言20世纪末，电子技术获得飞速发展，在其推动下，现代电子产品几乎渗透了社会的各个领域，有力推动社会生产力的发展和社会信息化程度的提高，同时也使现代电子产品性能进一步提高，产品更新换代的节奏也越来越快。
基于FPGA的时间间隔测量仪的设计
基于FPGA的时间间隔测量仪的设计基于FPGA的时间间隔测量仪的设计摘要：时间间隔测量仪是一种可以测量两个事件之间时间间隔的设备。
本文基于现场可编程门阵列（FPGA）的技术，设计了一种时间间隔测量仪。
该设计使用FPGA作为核心芯片，通过计数器、时钟模块和接口模块实现了高精度的时间间隔测量。
实验结果表明，该设计具有高度的稳定性和准确性，可以广泛应用于时间相关的领域。
1. 引言时间是物理世界中最重要的量之一，因此准确测量时间间隔对于许多应用领域至关重要。
时间间隔测量仪是一种可以测量两个事件之间时间间隔的设备，广泛应用于科学研究、工业控制、通信等领域。
随着科技的进步，FPGA技术在数字电路设计方面已经得到了广泛的应用，其高度的可编程性和灵活性使得其成为时间间隔测量仪设计的理想选择。
本文通过使用FPGA技术设计一种基于FPGA的时间间隔测量仪，利用FPGA的并行处理能力和高速时钟源，实现了高精度的时间间隔测量。
2. 设计原理时间间隔测量仪的核心功能是测量两个事件之间的时间间隔。
本文设计的时间间隔测量仪通过使用FPGA技术实现了该功能。
具体实现过程如下：2.1 计数器时间间隔测量仪通过计数器来测量时间间隔。
计数器负责对时钟信号进行计数，并输出计数结果。
为了提高测量的精度，本设计使用了高速计数器，以提供更高的计数频率。
FPGA技术可以实现高速计数器的设计和实现，具有很高的计数精度。
2.2 时钟模块时钟模块负责生成精确的时钟信号，提供给计数器进行计数。
在FPGA中可以通过内部的时钟资源或者外部的时钟源来生成时钟信号。
本文选择了外部的时钟源，以提供更高的时钟频率和更高的测量精度。
2.3 接口模块接口模块负责与外部设备进行数据交换。
通过接口模块，时间间隔测量仪可以将测量结果输出给其他设备或者接收其他设备的控制信号。
FPGA技术提供了丰富的接口资源，可以方便地与其他设备进行数据交换。
3. 设计实现该时间间隔测量仪的设计通过VHDL语言在FPGA开发环境下进行。
基于单片机和FPGA的频率特性测试仪_张春水
1引言在学习《电子线路》、《信号处理》等电子类课程时，高校学生只是从理论上理解真正的信号特征，不能真正了解或观察测试某些信号。
而幅频特性和相频特性是信号最基本的特征，这里提出了基于单片机和FPGA 的频率特性测试仪的设计方案，可使学生在实践中真正观察和测试信号的频率特性。
2设计方案该系统设计采用扫频测试法。
设频率响应为H （j ω）,实系数线性时，不变系统在正弦信号x （n ）=A cos （ω0n+φ）的激励下的稳态输出为y （n ）。
利用三角恒等式，将输入x （n ）表示为两个复数指数函数之和：x （n ）=g （n ）+g *（n ）式中:g （n ）=12A exp （j φ）exp （j ω0n ）。
若输入为exp （j ω0n ），线性时不变系统稳态输出为H （exp （j ω0n ））exp （j ω0n ）。
根据线性性质可知，输入g (n )的响应v （n ）为：v （n ）=1A exp （j φ）H （exp （jw 0））exp （jw 0n ）同理，输入g *（n ）的输出为v*（n ）是v （n ）的复数共轭。
于是输出y （n ）的表达式：y （n ）=v （n ）+v*（n ）=A |H （exp(j ω0））|cos （ω0n +θω0+φ)由上可知，当系统在正弦信号的激励下，输出响应达到稳态，这是与输入激励信号频率相同的正弦波，响应信号与激励信号幅值比为该频率的幅频响应值，而两者的相位差为相频特性值[1]。
因此采用扫频法测量频率特性。
以单片机和FPGA 为核心[2-3]，利用FPGA 通过DDS 合成得到且频率由单片机控制的正弦波作为扫频信号，将其输入至待测网络，由峰值检波电路分别测量各扫频信号对应的输入网络信号和输出网络信号，并由其比例关系求得待测网络的幅频特性。
测量幅度的同时FPGA 利用计数法测量出代表进出网络信号的相位差的脉冲数，然后送入单片机得到对应频率点的相角。
采用FPGA的高频脉冲测量仪设计
《采用FPGA的高频脉冲测量仪设计》摘要：基于FPGA采用脉冲信号参数测试方法，可实现脉冲信号在幅度、频率、占空比、上升时间等参数的测量。
利用该系统高速度、高精度的运算能力，实现脉冲信号参数的高速精密采样。
并和单片机联络互通交换，提高了事后数据收集整理运算水平；可大大缩短检测时间，提高测量精度。
样机实验证明，本测试系统可靠性好、精度高、误差率低，满足设计要求。
关键词：FPGA 精密测试脉冲信号中图分类号：文献标识码：A 文章编号：1672-3791（2018）10（b）-0018-02伴随时代发展、电子科技对于脉冲信号依赖强度不断增大，其测量的精度与速度的需要程度也不断加大，特别对于无线电探测等设备的细微的脉冲信号的测量要求存在诸多新要求[1-4]，现有脉冲信号测量方法只是基于传统示波器针对脉冲信号检测试验，测量结果参数难以满足全面、精密测量的需求。
基于以上状况，采集脉冲信号参数研发较高精准程度的检测仪器有着重要的意义。
设计思路主要是以STM32单片机（增强型）为重要支撑，利用该单片机的高性能计算能力，获取脉冲波动信号的幅度、占空比、额定频率、上升时间等参数，实现高速度、高准度的检测和计量，样机的测试数据达到了设计目的。
1 系统硬件设计研发仪器的主要组成是：频率和幅值调理信号的电源电路、微型单片计算机、上升时间信号和占空比信号调理的电源电路、FPGA、显示器和脉冲信号发生器，如图1所示。
利用FPGA核心的数百兆赫兹的频率获取对脉冲信号频率、幅值、上升时间、占空比等数据的高速采集，并借助与单片机的高速联网互通信号传递，采用FPGA获取信息输入到单片机中去，之后将采集的信息数据整理筛选合成，再将测量到的结果显示在显示器上。
由于单片机使用是MSP430，其受25MHz的晶体指令然后驱动，指令周期可窄达40ns，这样就可以实现数据的高速处理。
占空比和频率调理电源电路（如图2）实际使用TLV3501高强速度对比，主要原理是接收收集波动的脉冲信号，整理成型0～3.3V区间的方波信号，输入FPGA之后，然后在闸门时间内，针对标准时钟信号和被测信号读取处理、检测计量。
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存档日期：存档编号：本科生（）题目：基于FPGA和MCU的相位测量仪的设计学院：电气工程及自动化学院专业：电气工程及其自动化XX大学教务处印制随着社会和历史的不断进步，相位测量技术广泛应用于国防、科研、生产等各个领域，对相位测量的要求也逐步向高精度、高智能化方向发展，在低频范围内，数字式相位测量仪因其高精度的测量分辨率以及高度的智能化、直观化的特点得到越来越广泛的应用。
本文首先论述了相位测量技术的国内外发展概况，并根据现状设计了此相位测量系统。
该设计包括系统设计的理论分析，系统结构设计及硬件实现，最终验证了该测量系统的可行性和有效性。
该设计采用单片机与FPGA相结合的电路实现方案,很好地发挥了FPGA的运算速度快、资源丰富、编程方便的特点,并利用了单片机的较强运算、控制功能,使得整个系统模块化、硬件电路简单、使用操作方便。
文章主要介绍设计方案的论证、系统硬件和软件的设计,给出了详细的系统硬件电路图和系统软件主程序流程图。
关键词: 数字式相位测量仪单片机 FPGA 设计方案Along with the social and historical progress, phase measurement technology is widely used in national defense, scientific research, production and other fields, on the phase measurement requirements are also gradually to high precision, high intelligent direction, in the range of low frequency digital phase measurement instrument, because of its high precision measurement resolution and highly intelligent, intuitive characteristics have been more and more widely applied.This text first discusses the phase measuring technology development in domestic and international, and according to the present situation designs the phase measuring system. The design includes system design theory analysis, system structure design and hardware realization, finally verified the feasibility and validity of the system.The bination of MCU and FPGA is adopted in the design .It has the features of FPGA high operating speed, abundant resources and convenient programming. And the use of MCU’s strong operation and control function, which makes the whole system modularized, the hardware circuit is simple and the operation is convenient. The paper mainly introduces the designs of the demonstration, hardware and software, the hardware circuits and main software program are given in detail.Keywords:Digital phase measuring instrument MCU FPGA Design strategy目录I1 绪论1.1 课题背景及研究意义随着社会和历史的不断进步，科学技术突飞猛进的发展，电子技术广泛应用于工业、交通、国防、科研、生产等各个领域，而相位测量技术又是电子技术中进行信息检测的重要手段，在现代科学技术中占有举足轻重的作用和地位。
对相位测量的要求也逐步向高精度、高智能化方向发展。
在低频范围内，相位测量在电力、机械等部门有着尤其重要的意义，对于低频相位的测量，用传统的模拟指针式仪表显然不能够满足所需的精度要求，随着电子技术以及微机技术的发展，数字式仪表因其高精度的测量分辨率以及高度的智能化、直观化的特点得到越来越广泛的应用。
相位差是工业测控领域经常需要测量的参数，如电力系统中功率因数的测量、铁路系统中相敏轨道电路相位差的测量以及科氏质量流量计中的相位差测量等等。
而相位差的测量又不同于传统的电压、电流信号或物位、温度量的测量。
首先，相位差信号依附于电压、电流信号中，如何剔除电压、电流、频率变化对相位差测量的影响是相位差测量中很重要的一个方面；其次相位差是一个比较量，测量两路信号之间的相位差不仅需要保证两路信号的频率相同，而且要排除由于两路信号的幅值等其它因素不一致而对测量造成的影响。
因此，如何准确可靠地测量相位差是值得研究的课题[1]。
相位测量仪的用途极为广泛，可以测量两电压、两电流及电压电流之间的相位，是电力部门、工厂和矿山、石油化工、冶金系统正确把握电力使用情况的理想仪表。
相位测量仪可应用于变压器件生产厂，收录机，电视机，整机生产厂或有关科研单位，作为产品验收，检验，样品分析的测试仪器，是提高产品质量和工作效率的最佳辅助工具。
1.2 国内外发展动态经过几十年，特别是近十几年的建设与发展，我国仪器仪表行业已经初步形成产品门类品种比较齐全，具有一定生产规模和开发能力的产业体系，成为亚洲除日本以外第二大仪器仪表生产国。
而数字化测量技术则已经成为数字化制造技术的一个不可或缺的关键组成部分，采用适度先进的信息化数字测量技术和产品来迅速提升我国装备制造业水平，是当前一个重要的发展方向。
传统的测量方法很多，有示波器测量法，可变延迟法，基于数据采集板的相位测量新方法，将相位差转化为时间间隔法，电压测量法，示零法等。
通常的测量方法是对两路输入信号进行处理，应用过零检测的方法使其变换成两个方波，然后对这两个方波进行比较得到鉴相脉冲，即相位差脉宽。
再由鉴相脉冲来控制计数器的关停，即用高频时钟脉冲去填充两个信号的相位差，从而实现相位差的测量。
相位的数字测量方法基本分为硬件电路测量和A/D采样后利用软件计算两种。
硬件法测量由于电路结构比较复杂、易受外界干扰影响以及准确度较差的缺点，限制了它的进一步发展。
近年来，随着计算机软硬件及其外围设备的日益发展，以数字信号处理为核心的软件法测量技术在相位差的测量中得到了越来越多的关注，并取得了较快的发展。
FPGA是20世纪90年代发展起来的大规模可编程逻辑器件，随着EDA（电子设计自动化）技术和微电子技术的进步，FPGA在超高速、实时测控方面有非常广阔的应用前景；并且FPGA具有高集成度、高可靠性，几乎可将整个设计系统下载于同一芯片中，从而大大缩小了电路的体积[2]。
目前，单片机的主流仍然是8位高性能单片机。
其发展具体体现在CPU功能的增强，内部资源的增多，引脚的多功能化、低电压、低功耗等方面。
单片机的发展是为了满足不断增长的自动检测、控制的要求，具体体现在传感器的接口、各种工业对象的电气接口、功率驱动接口、人机接口、通信网络接口等。
这些接口性能的发展体现在高速的I/O能力、程序运行监控能力、信号实时处理能力等。
总之，单片机将向高性能、高可靠性、低电压、低功耗、低噪音、低成本的方向发展[1]。
现在采用单片机与FPGA相结合的电路实现方案,很好地发挥了FPGA运算速度快、资源丰富、编程方便的特点,并利用了单片机较强的运算、控制功能,使得整个系统模块化、硬件电路简单、使用操作方便。
而且可以很好地完成该设计所要求的各项指标。
1.3 课题设计任务设计一个低频数字式相位测量仪，要具有频率测量和数字显示功能，并且要求能提高测量、显示精度和系统稳定性，使显示结果更加精确。
其设计示意图如图1-1所示。
图1-1 相位测量仪示意图该设计要满足的要求有：频率范围：20HZ—20KHZ、相位测量仪的输入阻抗≥100ΚΩ、允许两路输入正弦信号峰-峰值可分别在1V—5V范围内变化、相位测量绝对误差≤2°、具有频率测量及数字显示功能、相位差数字显示：相位读数为0—359.9°，分辨率为0.1°。
2 设计方案论证从功能角度来看，相位测量仪要完成信号频率的测量和相位差的测量。
相位测量仪有两路输入信号，也就是被测信号，它们是两个同频率的正弦信号，频率范围为20HZ —20KHZ （正好是音频范围），而这两个被测信号的幅度分别为Up-p=1V —5V （可以扩展到0.3V —5V ），但两者幅度不一定相等。
不妨令两个同频率的正弦信号为)sin()()sin()(02220111ϕωϕω+=+=t A t A t A t A m m ，则相位差02010201)()(ϕϕϕωϕωθ-=+-+=t t ，由此可以看出，相位差在数值上等于初相位之差，θ是一个角度。
令θωθT =，式中θT 是相位差θ对应的时间差，且令T 为信号周期，则有TT θθ=×360°，由此可以看出，相位差θ与θT 有一一对应的关系，我们可以通过测量时间差θT 及信号周期T 而计算出相位差θ，这就是相位差测量的基本原理。
因此，相位差的测量本质上就是时间的测量，而时间的测量就要用到电子计数器[5]。
时间的测量方法有很多种，而本设计关于相位测量仪的技术指标要求会影响到我们对方案的选择。
我们知道，MCU 应用系统一般能较好地实现各种不同的测量和控制功能，但有的时候却达不到设计要求的技术指标。
而FPGA 具有集成度高，I/O 资源丰富，稳定可靠，工作速度快，可现场在线编程等优点，往往能满足一些设计要求比较高的技术指标。
因此，人们在进行电子系统设计的时候，用MCU 实现系统功能，FPGA 完成系统指标。
2.1 以MCU 为核心的实现方案以单片机为核心的相位测量仪的原理框图如图2-1所示。
图2-1 以MCU 为核心的相位测量仪的原理框图两路待测信号经电路整形后变成了矩形波信号Ⅰ、Ⅱ，而且Ⅰ和Ⅱ是同频率但不同相位的矩形波。