PCB中的传输线理论

PCB中的传输线理论

PCB板上的信号传输速率越来越高，PCB走线已经表现出传输线的性质.在集总电路中视为短路线的连线上，在同一时刻的不同位置的电流电压已经不同，所以集总参数在这时已经不起作用了，必须采用分布参数传输线理论来处理(注：如果线长度大于信号传输有效长度的1/6(1/4)，那么我们就看做是一个分布式系统）。传输线的模型可以用图1表示：

单根传输线模型

如果是理想的无损传输线，这没有G 和 R。当然这也在现实中不存在的理想状况。所以，我们以下的考虑都是有损传输线。

对于图传输线的性质可以用电报方程来表达,电报方程如下：

dU/dz = ( R + jwL) I

dI/dz = ( G +jwC) U

电报方程的解为：

通解中的

由于R, G 远小于 jwL、jwC，所以通常所说的阻抗是指：

从通解中可以看到传输线上的任意一点的电压和电流都是入射波和反射波的叠加，传输因此传输线上任意一点的输入阻抗值都是时间、位置、终端匹配的函数，再使用输入阻抗来研究传输线已经失去意义了，所以引入了特征阻抗、行波系数、反射系数的概念描述传输线。

特征阻抗的物理意义就是：入射波的电压和入射波的电流的比值，或反射波的电压和反射波电流的比值。

电磁波在介质的中的传输速度只与介质的介电常数或等效介电常数有关。

根据经验：FR4内层带状线的传输速度为180ps/inch，表层微带线的传输速度为

140~180ps/inch。

PCB常见的传输线主要有以下几种：

1.1.1 微带线（Microstrip)

式中:

w－－导线宽度 t －－导线厚度 h－－介质厚度适用范围：

w/h 的比值在0.1~1.0之间；

相对介电常数在1~15之间；

地线宽度大于信号线宽度7倍以上。

1.1.2 嵌入式微带线（Embedded Microstrip)

式中：

w－－导线宽度 t－－导线厚度 h－－介质厚度适用范围：

w/h 的比值在0.1~1.0之间；

相对介电常数在1~15之间；

地线宽度大于信号线宽度7倍以上。

1.1.3 差分线(Differential Pair)

式中：

w－－导线宽度 t－－导线厚度 h－－介质厚度 s－－导线边缘间距适用范围：

w/h 的比值在0.1~1.0之间；

相对介电常数在1~15之间；

地线宽度大于信号线宽度7倍以上；

s小于100mil。

1.1.4 标准带状线(Stripline)

式中：

w－－导线宽度 t－－导线厚度 h－－介质厚度

适用范围：

w/h <0.35；

相对介电常数在1~15之间；

地线宽度大于信号线宽度倍以上。

1.1.5 带状差分线(Edeg-coupled Symmetrical Stripline)

式中：

w－－导线宽度 t－－导线厚度 h－－介质厚度 s－－导线边缘间距

适用范围：

w/h <0.35；

相对介电常数在1~15之间；

地线宽度大于信号线宽度7倍以上；

s小于100mil。

1.1.6 不对称差分线(Asymmetric Stripline)

式中：

w－－导线宽度 t－－导线厚度 h、h1－－导线两边到地平面的厚度适用范围：

相对介电常数在1~15之间

地线宽度大于信号线宽度7倍以上

需要注意的是，以上这些公式只是可以用来近似估算传输线的阻抗，而且当特征阻抗在50欧姆左右时吻合较好（总误差小于5％），但当阻抗值偏离50欧姆较远时，误差就比较大，因此经验公式只能作为一种粗略的估算手段，如果需要精确计算阻抗，可以借助相关的EDA软件。现在的CITS27等阻抗计算工具可以方便的计算出你要求的阻抗。

阻抗控制

阻抗合理的控制是高速设计中的基本条件。

阻抗匹配不但可以消除信号的反射，还可以降低串扰、EMI问题的发生。而阻抗匹配的前提是良好的阻抗控制。

走线类型、介质厚度、线宽、线间距、介质材料等都对阻抗有贡献，需要综合考虑这些影响。要做好阻抗控制首先要了解PCB厂家的板材情况，然后根据PCB的层压结构确定线宽、介质厚度等。可以在设计之前和PCB加工厂家进行沟通。我们提出要求，让厂家根据他们的加工条件给出阻抗控制方案。

PCB和电子产品设计

在电子设计中，PCB是我们设计内容的物理载体，所有我们设计意图的最终实现就是通过PCB板来表现的。这样PCB设计在任何项目中是不可缺少的一个环节。

但在以前的设计中，由于频率很低，密度很小，器件的管教间的间距很大，PCB设计的工作是以连通为目的的，没有任何其他功能和性能的挑战。所以在很长的一段时间里，PCB 设计在整个项目中的地位是很低的。通常是由硬件逻辑连接设计人员来进行PCB的物理连接的。目前在有的一些小产品上还是这样的开发模式。

随着电子、通信技术的飞速发展，今天的PCB设计面临的已经是与以往截然不同的、全新的挑战。主要表现在以下几个方面：

1、信号边缘速率越来越快，片内和片外时钟速率越来越高，现在的时钟频率不再是过去的几兆了，上百兆上千兆的时钟在单板上越来越普遍。由于芯片工艺的飞速发展，信号的边沿速率也是越来越快，目前信号的上升沿都在1ns左右。这样就会导致系统和板级SI、EMC 问题更加突出；

2、电路的集成规模越来越大，I/O数越来越多，使得单板互连密度不断加大；由于功能的越来越强大，电路的集成度越来越高。芯片的加工工艺水平也越来越高。过去的DIP封装在现在的单板上几乎销声匿迹了，小间距的BGA、QFP成为芯片的主流封装。这样使得PCB设计的密度也就随之加大。

3、产品研发以及推向市场的时间不断减少，使得我们必须面临一次性设计成功的严峻挑战；时间就是成本，时间就是金钱。在电子产品这样更新换代特别快的领域，产品面世早一天，他的利润机会窗就会大很多。

4、由于PCB是产品实现的物理载体。在高速电路中，PCB质量的好坏之间关系到产品的功能和性能。同样的器件和连接，不同的PCB载体,他们的结果是不同的。

所以，现在设计的流程已经在慢慢的转变了。以前设计中逻辑功能的设计往往占了硬件开发设计的80％以上，但现在这个比例一直在下降，在目前硬件设计中逻辑功能设计方面的只占到50％，有关PCB设计部分则也占据了50％的时间。专家预计在将来的设计中，硬件的逻辑功能开销要越来越小，而开发设计规则等高速PCB设计方面的开销将达到80%甚至更高。

所有的这些只是说明，PCB设计将是现在和未来设计中的重点，也是难点。

通常，我们的PCB设计中主要关注以下几点：

1、功能的实现

2、性能的稳定

3、加工的简易

4、单板的美观

功能的实现是我们PCB的第一步。在过去的设计中由于信号边沿的速率和时钟频率比较低，只要逻辑的连接没有错误，物理连接的好坏不会影响到使用的性能。但这样的观点在现在的设计中是不使用的。有一个例子可以很好的表明这一点：

美国一家著名的影象探测系统制造商的电路板设计师们最近碰到一件奇特的事：一个7年前就已经成功设计、制造并且上市的产品，一直以来都能够非常稳定可靠地工作，而最近从生产线上下线的产品却出现了问题，产品不能正常运行。

所以，逻辑的真确连接也不能使功能真确实现。物理连接的好坏也是功能实现的主要条件。

性能的保证就靠PCB的设计了，这个观点大家都有体会。同样的逻辑连接，同样的器件，不同的PCB他们的性能测试结果就不同。好的设计不光产品稳定性高，而且可以通过各种