8位乘法器实验报告

EDA实验--8位二进制乘法电路

EDA数字系统设计实验——8位二进制乘法电路学院：电子工程学院学号：0210****姓名：***8位二进制乘法电路1．选题目的：通过八位二进制乘法器设计实验，进一步熟悉VHDL语言的电路设计，及数字电路的基本知识，为以后进一步在数字电路学习上奠定基础。

2.设计要求8位二进制乘法采用移位相加的方法。

即用乘数的各位数码，从低位开始依次与被乘数相乘，每相乘一次得到的积称为部分积，将第一次（由乘数最低位与被乘数相乘）得到的部分积右移一位并与第二次得到的部分积相加，将加得的和右移一位再与第三次得到的部分积相加，再将相加的结果右移一位与第四次得到的部分积相加。

直到所有的部分积都被加过一次。

例如：被乘数（M7M6M5M4M3M2M1M0）和乘数（N7N6N5N4N3N2N1N0）分别为11010101和10010011,其计算过程如下：1 1 0 1 0 1 0 1× 1 0 0 1 0 0 1 11 1 0 1 0 1 0 1 N0与被乘数相乘的部分积，部分积右移一位1 1 0 1 0 1 0 1 N1与被乘数相乘的部分积+ 1 1 0 1 0 1 0 11 0 0 1 1 1 1 1 1 11 0 0 1 1 1 1 1 1 1 两个部分积之和，部分积之和右移一位+ 0 0 0 0 0 0 0 0 N2与被乘数相乘的部分积0 1 0 0 1 1 1 1 1 1 10 1 0 0 1 1 1 1 1 1 1 与前面部分积之和相加,部分积之和右移一+ 0 0 0 0 0 0 0 0 N4与被乘数相乘的部分积· · ·· · · N7与被乘数相乘的部分积+ 1 1 0 1 0 1 0 11 1 1 1 0 1 0 0 1 0 0 1 1 1 1 与前面部分积之和相加0 1 1 1 1 0 1 0 0 1 0 0 1 1 1 右移一位得到最后的积为了实现硬件乘法器，根据上面的乘法的计算过程可以得出3点：一是只对两个二进制数进行相加操作，并用寄存器不断累加部分积；而是将累加的部分积左移（复制的被乘数不移动）；三是乘数的对应位若为0时，对累加的部分积不产生影响（不操作）。

基于FPGA的8位硬件乘法器设计

本科毕业设计基于FPGA的8位硬件乘法器设计摘要VHDL（VHSIC Hardware Description Language）是当今最流行的硬件描述语言之一，能够对最复杂的芯片和最完整的电子系统进行描述。

以硬件描述语言作为设计输入，经过简单的综合与布局，快速烧录至FPGA（Field Programmable Gate Array）上进行测试，是现代IC设计验证的技术主流。

乘法器是处理器进行科学计算和数字信号处理的基本硬件结构，是现代微处理器中的重要部件。

乘法器完成一次乘法操作的周期基本上决定了微处理器的主频。

本文基于FPGA，采用VHDL语言，结合MAX+plusⅡ这个强大的软件平台设计了8位二进制乘法器，并对其进行符号扩展，使其可以统一处理8位带符号数和无符号数。

高速乘法器设计通常分为三个关键步骤：部分积产生、部分积累加和最终结果获得。

本文对部分积产生过程采用改进Booth算法，有效减少部分积加法项；为了统一带符号和无符号数，对部分积进行符号扩展；而对部分积的累加则采取3-2压缩器和4-2压缩器进行压缩；最终结果的获得则以一个根据部分积累加结果到达时间的不同进行延迟优化的选择进位加法器将累加结果和累加进位相加而得。

关键词：乘法器改进Booth算法压缩器选择进位加法器The Circuit Design of 8-bit Hardware Multiplier Based on FPGAKe Xiuyan(College of Engineering, South China Agricultural University, Guangzhou 510642, China) Abstract: VHSIC Hardware Description Language, one of today's most popular hardware description languages, is used to describe the most complex chip and most complete electronic systems.The multiplier is not only the basic hardware structure of the processor for scientific computing and digital signal processing but also an important component of modern microprocessors. This design for 8-bit binary multiplier is based on FPGA, using VHDL language, and proved by the MAX+plusⅡsoftware platform. The multiplicand has an extended sign bit so that the multiplier can unify 8-bit signed and unsigned.High-speed multiplier design is usually divided into three key steps: partial product generation circuit, accumulator and adder. In this paper, the partial product generation process uses the modified Booth algorithm, so that the partial product addition terms can be effectively reduced. The accumulation of partial products takes 3-2 compressor and 4-2 compressor to compress. The final result is obtained with select carry adder.Key words: multiplier the modified Booth algorithm compressor select carry adder目录1 前言 (1)1.1 乘法器的研究背景和意义 (1)1.2 乘法器的研究发展状况 (1)2 总体方案确定 (2)2.1 乘法器设计方案 (2)2.2 硬件描述语言VHDL (3)2.2.1 硬件描述语言 (3)2.2.2 VHDL语言简介 (3)2.2.3 VHDL的基本结构 (4)2.2.4 VHDL的优点 (4)2.3 实验工具MAX+plusⅡ (5)2.3.1 MAX+plusⅡ简介 (5)2.3.2 MAX+plusⅡ的设计流程 (6)2.3.3 MAX+plusⅡ的特点 (6)2.4 现场可编辑门阵列（FPGA） (7)2.4.1 FPGA简介 (7)2.4.2 FPGA的基本结构 (7)2.4.3 FPGA的特点 (8)3 理论分析及设计 (9)3.1 乘法器的数据格式 (9)3.1.1 二进制的表示 (9)3.1.2 无符号数的运算 (9)3.1.3 带符号数的运算 (9)3.1.4 带符号数的符号扩展表示 (9)3.2 乘法器算法 (10)3.2.1 移位相加算法 (10)3.2.2 Booth算法 (11)3.2.3 改进型Booth算法 (12)3.3 加法器 (15)3.3.1 半加器 (15)3.3.2 全加器 (16)3.3.3 串行进位加法器 (16)3.3.4 超前进位加法器 (17)3.3.5 选择进位加法器 (18)3.4 压缩器 (19)4 测试与试验分析 (22)4.1 乘法器的总体结构 (22)4.2 乘法器各个模块的仿真 (23)4.2.1 Booth编码器 (23)4.2.2 Booth译码器 (23)4.2.3 部分积产生电路 (24)4.2.4 压缩器 (25)4.2.5 加法器 (26)4.2.6 顶层文件 (27)5 结论 (28)参考文献 (29)附录 (30)致谢 (33)毕业设计成绩评定表1 前言1.1 乘法器的研究背景和意义微电子技术的迅猛发展，计算机技术的不断进步，带动了集成电路工艺的不断增进，数字芯片的集成度不断提高。

中山学院EDA综合实验报告-8位硬件乘法器设计

三、实验结论与心得
在实验老师的指导下，我圆满完成了实验任务，有了不少收获，其中了解到了移位相加原理构成乘法器与用组合逻辑电路直接设计的同样功能的电路优势，并且在加深了如何通过VerilogHDL生成原理图器件并进行相应仿真，最后学习了应用移位相加原理设计8位乘法器。
3、ADDER8BT的仿真图及分析
如图所示，红色剪头表示8+11=19，绿色剪头表示8+9=17，紫色剪头表示8+9+1=18，这说明S=A+B+CIN。
4、完整乘法器的仿真图及分析
如图所示，红色剪头表示外部按键START按下(给SREG8BT的LOAD高电平)时给ARIEND一个高电平输出，绿色剪头处的Q为31104，而31104<<1结果为0xF300,此处最高位为0xF3，即相乘的结果为0xF3，这里表示B的数值0xF3乘以A的数值0xC8第4位再加上前3位的结果，因为前3位相乘后的结果为0，因此这里相乘的结果为0xF3，紫色剪头也是同理。
如图所示，在第一个2，此时输出Q=1536，其二进制表示为0000 0110 0000 0000，由VerilogHDL代码可知R16S[6:0]<=R16S[7:1]即R16S[6:0] = 0，R16S[15:7] = 12，此结果与Q输出结果一致绿色剪头与紫色剪头也是同理。
学生实验报告
系别
电子信息学院
课程名称
《EDA综合实验》
班级
实验名称
8位硬件乘法器设计
姓名
实验时间
学号
指导教师
成绩
批改时间
报告内容
一、实验目的和任务
1、学习应用移位相加原理设计8位乘法器。
2、了解移位相加原理构成乘法器与用组合逻辑电路直接设计的同样功能的

8位并行乘法器

8位并行乘法器在数字信号处理中，乘法器的速度对整个芯片以及系统性能有着重要影响。

随着超大规模集成电路的发展，高速、低功耗、版图设计规则、占用芯片面积小等是乘法器研究的重点。

串行乘法器，通常是两个N位二进制数x、y的乘积用简单的方法计算就是利用移位操作来实现。

但计算一次乘法需要8个周期，这种乘法器的优点是所占用的资源是所有类型乘法器中最少的，在低速的信号处理中有着广泛的应用，但是串行乘法器速度比较慢、时延大。

为了加快运算速度，一般的快速乘法器通常采用逐位并行的迭代阵列结构，将每个操作数的N位都并行地提交给乘法器。

但是一般对于FPGA来讲，进位的速度快于加法的速度，这种阵列结构并不是最优的。

所以可以采用多级流水线的形式，将相邻的两个部分乘积结果再加到最终的输出乘积上，即排成一个二叉树形式的结构，这样对于N位乘法器需要lb（N）级来实现。

一、VHDL代码library IEEE;use IEEE.STD_LOGIC_1164.all;use IEEE.STD_LOGIC_ARITH.all;use IEEE.STD_LOGIC_UNSIGNED.all;entity chengfa isport( clk :in std_logic;a :in std_logic_VECTOR(7 downto 0);b :in std_logic_VECTOR(7 downto 0);cout:out std_logic_VECTOR(15 downto 0) );end chengfa;architecture one of chengfa issignal a1,b1:std_logic_vector(3 downto 0);signal a2,b2:std_logic_vector(7 downto 4);signal cout1:std_logic_vector(15 downto 0);signal cout2:std_logic_vector(15 downto 0);signal a1b1,a2b1,a1b2,a2b2:std_logic_vector(15 downto 0); beginprocess(a,b,clk)beginif clk'event and clk='1' thena1b1<="0000"&(a(5 downto 0) *b(5 downto 0));a2b1<="00"&(a(7 downto 6)*b(5 downto 0))&"000000"; a1b2<="00"&(a(5 downto 0)*b(7 downto 6))&"000000"; a2b2<=(a(7 downto 6)*b(7 downto 6))&"000000000000"; end if;end process;process(clk)beginif clk'event and clk='1' thencout1<=a1b1+a2b1;cout2<=a1b2+a2b2;end if;end process;process(clk)beginif clk'event and clk='1' thencout<=cout1+cout2;end if;end process;end one;。

8位乘法器设计范文

8位乘法器设计范文1.乘法器的基本原理乘法器的基本原理是通过将两个数中的每一位进行相乘，得到部分乘积，然后将所有部分乘积相加得到最终的乘积。

以两个8位数A和B相乘为例，可以将A的每一位与B的每一位相乘，然后将部分乘积相加，得到一个16位的结果。

2.乘法器的电路结构一种常见的8位乘法器电路结构是使用一位乘法器和8位加法器组合而成。

这种结构可以将乘法操作分解为多个阶段，简化电路设计。

首先，使用一个一位乘法器对A的每一位分别与B的所有位进行相乘，得到8个部分乘积。

然后，使用8位加法器将这些部分乘积相加，得到最终的乘积。

3.一位乘法器的设计一位乘法器是8位乘法器的基本组成部分。

它是一个计算两个单独位的乘法结果的电路。

常见的一位乘法器实现方法包括使用门电路、Karnaugh图和有限状态机等。

3.1使用门电路的一位乘法器设计一位乘法器可以通过使用与门、或门和非门来实现。

基本原理是将两个输入位相与得到部分乘积的低位，然后使用或门和非门对部分乘积和进位进行处理，得到最终的乘积位和进位位。

3.2 使用Karnaugh图的一位乘法器设计Karnaugh图是一种按照二进制输入和输出函数绘制的图表。

它可以帮助分析和简化布尔代数函数。

使用Karnaugh图可以快速绘制并简化一位乘法器的逻辑电路。

3.3使用有限状态机的一位乘法器设计有限状态机是一种具有有限个状态和状态转移规则的模型。

可以使用有限状态机模型来描述和实现一位乘法器的行为。

这种设计方法可以更好地描述一位乘法器的状态转移关系，但也需要更复杂的控制电路。

4.8位乘法器的实现使用一位乘法器的设计方法，可以将乘法器分为两个阶段：部分乘积生成和部分乘积相加。

首先，使用8个一位乘法器对A的每一位与B的每一位进行相乘，得到8个部分乘积。

然后，使用8位加法器将这些部分乘积相加，得到最终的乘积。

这个设计方法的优点是每个一位乘法器可以独立并行地进行计算，提高了计算效率。

而且，部分乘积生成和部分乘积相加可以分别设计和优化，使得整个乘法器的电路结构更清晰。

ASIC系统设计实验报告八位乘法器

八位乘法器的设计汪明 2080130204 信号与信息处理乘法是算术运算中经常用到的一个运算单元，所以在算法实现中会经常用到乘法。

由于乘法器具有一定的复杂性，考虑到面积等因素，很多传统的处理器中都不包含乘法器单元，乘法则是通过算法换算成加法和移位在处理器中进行实现，针对这些处理器编写程序的时候应尽量少的应用乘法运算。

随着DSP 技术的逐步发展，目前大多数高性能的处理器中都包含了乘法器运算单元，但仍有很多小型的控制型处理器不包含这一单元，所以设计面积小、速度快、性能稳定的乘法器模块仍然很有意义。

本实验的目的是选用一种设计方案设计一个八位乘法器，利用XINLINX ISE 软件进行VHDL 程序的编写，然后对程序进行仿真验证，并对所设计的乘法器进行评价。

1 原理分析与方案选择乘法器的设计有多种方案，有模拟乘法器、数字乘法器两种类型，前者主要是利用模拟器件对模拟信号进行乘法的设计，复杂度较高，后者则是通过数字器件来实现数字信号的乘法。

本实验利用FPGA 设计数字乘法器件，根据数字信号的乘法运算准则，又有串行和并行两种设计方法，串行设计时被乘数从低位到高位串行输入，乘法结果从低位到高位串行输出，其常用的结构(四位乘法器)如下图(1)所示；并行乘法器的输入/输出采用并行的方式，通常情况下计算性能比串行的好。

图1 四位串行乘法器结构本文采用并行输入/输出方式来进行乘法器的设计。

下面以4位二进制数的乘法为例，对二进制乘法运算的过程（图2示）进行说明。

由图2可知，如果对中间部分一行一行的处理，则乘法部分由一个个的2输入与门与二输入全加器组成，将这些结构联合在一起组成如图3所示的结构。

)0()1()2()3()4()5()6()7(0313233302122232011121310010203001230123pro pro pro pro pro pro pro pro b a b a b a b a b a b a b a b a b a b a b a b a b a b a b a b a a a a a b b b b ----------------------------------------+••••+••••+••••••••⨯K K K K K K K K K K K K K K K K K K K K K K K K K K K K K K 图2 四位二进制乘法过程图3 四位二进制乘法结构图从图3可以看出，上述结构中顶层、底层、中间层分别采用不同的结构，而且中间层的三个层结构完全相同。

6.2 8位乘法器的设计1.实验目的（1）熟悉isEXPERT/MAX+plusisEXPERT/MAX+plus II/Foudation Series 软件的基本使用方法。

（2）熟悉GW48-CK EDA实验开发系统的基本使用方法。

（3）学习VHDL基本逻辑电路的综合设计。

2．实验内容设计并调试好由8位加法器构成的以时序逻辑方式设计的8位乘法器。

此乘法器通过判断被乘数的位值为1还是零，并通过乘数的左移与上一次和相加的方法，实现了8位乘法的运算，并用GW48-CK EDA实验开发系统进行硬件验证。

3.实验条件（1）开发设备：Lattice ispEXPERT。

（2）实验设备：GW48-CK EDA实验开发系统。

（3）拟用芯片：ispLSI1032E PLCC-84或EPF10K10LC84-3或XCS05/XL PLCC84以及运算控制电路和外部时钟。

4.实验设计1）系统的原理框图2）VHDL源程序（1）选通与门模块的源程序ANDARITH.VHDLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY ANDARITH ISPORT(ABIN: IN STD_LOGIC;DIN: IN STD_LOGIC_VECTOR(7 DOWNTO 0); DOUT: OUT STD_LOGIC_vector(7 DOWNTO 0)); END ENTITY ANDARITH;ARCHITECTURE ART OF ANDARITH ISBEGINPROCESS(ABIN,DIN)ISBEGINFOR I IN 0 TO 7 LOOPDOUT(I)<=DIN(I)AND ABIN;END LOOP;END PROCESS;END ARCHITECTURE ART;(2)16位锁存器的源程序REG16B.VHD LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY REG16B ISPORT (CLK: IN STD_LOGIC;CLR: IN STD_LOGIC;D: IN STD_LOGIC_VECTOR(8 DOWNTO 0); Q: OUT STD_LOGIC_VECTOR(15 DOWNTO 0)); END ENTITY REG16B;ARCHITECTURE ART OF REG16B ISSIGNAL R16S: STD_LOGIC_VECTOR(15 DOWNTO 0); BEGINPROCESS(CLK,CLR)ISBEGINIF CLR='1' THEN R16S<="0000000000000000"; ELSIF CLK'EVENT AND CLK= '1' THENR16S(6 DOWNTO 0)<=R16S(7 DOWNTO 1);R16S(15 DOWNTO 7)<=D;END IF;END PROCESS;Q<=R16S;END ARCHITECTURE ART;(3)8位右移寄存器的源程序SREG8B.VHDLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY SREG8B ISPORT(CLK:IN STD_LOGIC; LOAD:IN STD_LOGIC; DIN:IN STD_LOGIC_VECTOR(7 DOWNTO 0); QB: OUT STD_LOGIC);END ENTITY SREG8B;ARCHITECTURE ART OF SREG8B ISSIGNAL REG8B :STD_LOGIC_VECTOR(7 DOWNTO 0); BEGINPROCESS(CLK, LOAD)ISBEGINIF CLK'EVENT AND CLK='1'THENIF LOAD='1'THEN REG8B<=DIN;ELSE REG8B(6 DOWNTO 0)<=REG8B(7 DOWNTO 1); END IF;END IF;END PROCESS;QB<=REG8B(0);END ARCHITECTURE ART;(4)乘法运算控制器的源程序ARICTL.VHDLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY ARICTL ISPORT(CLK:IN STD_LOGIC; START:IN STD_LOGIC; ARIEND:OUT STD_LOGIC;CLKOUT: OUT STD_LOGIC;RSTALL: OUT STD_LOGIC);END ENTITY ARICTL;ARCHITECTURE ART OF ARICTL ISSIGNAL CNT4B: STD_LOGIC_VECTOR(3 DOWNTO 0); BEGINRSTALL<=START;PROCESS(CLK,START)ISBEGINIF START='1'THEN CNT4B<="0000";ELSIF CLK'EVENT AND CLK='1'THENIF CNT4B<8 THENCNT4B <=CNT4B+1;END IF;END IF;END PROCESS;PROCESS(CLK,CNT4B,START)ISBEGINIF START='0' THENIF CNT4B<8 THENCLKOUT <=CLK;ARIEND<='0';ELSE CLKOUT<='0';ARIEND<='1';END IF;ELSE CLKOUT<=CLK;ARIEND<='0';END IF;END PROCESS;END ARCHITECTURE ART;(5)8位乘法器的源程序MULTI8X8.VHDLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY MULTI8X8 ISPORT(CLK:IN STD_LOGIC;START:IN STD_LOGIC;A:IN STD_LOGIC_VECTOR(7 DOWNTO 0);B:IN STD_LOGIC_VECTOR(7 DOWNTO 0);ARIEND:OUT STD_LOGIC;DOUT:OUT STD_LOGIC_VECTOR(15 DOWNTO 0)); END ENTITY MULTI8X8;ARCHITECTURE ART OF MULTI8X8 ISCOMPONENT ARICTL ISPORT(CLK:IN STD_LOGIC;START:IN STD_LOGIC;CLKOUT:OUT STD_LOGIC; RSTALL:OUT STD_LOGIC; ARIEND: OUT STD_LOGIC);END COMPONENT ARICTL;COMPONENT ANDARITH ISPORT(ABIN:IN STD_LOGIC;DIN:IN STD_LOGIC_VECTOR(7 DOWNTO 0);DOUT: OUT STD_LOGIC_VECTOR(7 DOWNTO 0)); END COMPONENT ANDARITH;COMPONENT ADDER8B ISPORT(CIN: IN STD_LOGIC;A: IN STD_LOGIC_VECTOR(7 DOWNTO 0);B: IN STD_LOGIC_VECTOR(7 DOWNTO 0);S: OUT STD_LOGIC_VECTOR(7 DOWNTO 0);COUT: OUT STD_LOGIC);END COMPONENT ADDER8B ;COMPONENT SREG8B ISPORT(CLK: IN STD_LOGIC;LOAD: IN STD_LOGIC;DIN: IN STD_LOGIC_VECTOR(7 DOWNTO 0);QB: OUT STD_LOGIC);END COMPONENT SREG8B ;COMPONENT REG16B ISPORT (CLK: IN STD_LOGIC;CLR: IN STD_LOGIC;D: IN STD_LOGIC_VECTOR(8 DOWNTO 0);Q: OUT STD_LOGIC_VECTOR(15 DOWNTO 0)); END COMPONENT REG16B ;SIGNAL S1: STD_LOGIC;SIGNAL S2: STD_LOGIC;SIGNAL S3: STD_LOGIC;SIGNAL S4: STD_LOGIC;SIGNAL S5: STD_LOGIC_VECTOR(7 DOWNTO 0);SIGNAL S6: STD_LOGIC_VECTOR(8 DOWNTO 0);SIGNAL S7: STD_LOGIC_VECTOR(15 DOWNTO 0);BEGINDOUT<=S7; S1<='0';U1:ARICTL PORT MAP(CLK=>CLK,START=>START,CLKOUT=>S2,RSTALL=>S3,ARIEND=>ARIEND);U2:SREG8B PORT MAP(CLK=>S2,LOAD=>S3,DIN=>A,QB=>S4);U3:ANDARITH PORT MAP(ABIN=>S4,DIN=>B,DOUT=>S5);U4:ADDER8B PORT MAP(CIN=>S1,A=>S7(15 DOWNTO 8)),B=>S5(7 DOWNTO 0),S=>S6(7 DOWNTO 0),COUT=>S6(8); U5:REG16B PORT MAP(CLK=>S2,CLR=>S3,D=>S6(8 DOWNTO 0),Q=>S7(7 DOWNTO 0));END ARCHITECTURE ART;5.系统仿真文件当ATRRT为高电平时，将16位寄存器清零，当START为低电平时，在CLK为1时进行乘法运算，通过8次移位和加法操作，运算进行8个CLK为1的时钟，之后得到输出结果，且ARIEND为1,乘法运算结束。

8bit booth乘法器

8bit booth乘法器8位乘法器是一种能够完成两个8位二进制数的乘法运算的电子器件。

在数字电路和计算机学中，乘法器是实现算术运算的重要组件之一。

由于乘法涉及到多位数的运算，所以乘法器的设计将会比加法器复杂一些，但因为其实现是数字逻辑的原理之一，所以乘法器仍然是非常常见且广泛应用的电路。

8位乘法器由多个基本的逻辑门组成，这些逻辑门能够根据一个简单的算法将两个输入的数相乘得出一个结果。

下面将会详细介绍8位乘法器的工作原理、设计方法和优缺点。

1. 工作原理8位乘法器的工作原理是通过模拟手算乘法的过程来实现：将其中一个乘数按照二进制数的位数将其分为多个数字，然后逐位与另一个乘数相乘；然后将相乘所得的结果相加，得到最终的积。

8位乘法器通常采用Booth乘法算法。

Booth乘法算法是一种数值优化的乘法算法，其基本思想是在乘法过程中尽量减少加法器的使用次数。

Booth乘法使用了“移位-加/减”操作，通过每次将操作数向右移一位，从而将相乘的过程分解成一系列的加/减运算。

具体来讲，假设我们要将A和B两个8位二进制数相乘，现在以A=00101011和B=00011101为例说明Booth乘法的具体流程：1) 将A和B扩展为9位宽，即A=000101011和B=000011101；2) 将B的最低位和次低位相连，得到"01"，将其作为操作码，表示下一步的移位和加/减操作的类型；3) 将A向左移一位，再加上操作码；4) 根据操作码，选择加法或减法，得到一个结果，存储在寄存器中；5) 将寄存器向右移一位，得到下一步的操作码；6) 重复3)到5)的步骤，共进行8次，即完成了整个乘法的计算。

Booth乘法的关键就在于它的“加减优化”机制。

当操作码为“01”时，表示需要对寄存器进行减法操作，而这个减法实际上是通过加上B 的补码来实现的；同样，当操作码为“10”时，表示需要对寄存器进行加法操作，但实际上是通过减去B的补码来实现的。

EDA课程设计八位乘法器

EDA课程设计报告实验名称：八位乘法器实验地点：@@@@班级：@@@@@学号：@@@@@姓名：@@@@目录一.引言1.1 EDA技术的概念••1.2 EDA技术的特点••1.3 EDA设计流程••1.4 VHDL介绍••二．八位乘法器的设计要求与设计思路••2.1 设计目的••2.2 设计要求••三．八位乘法器的综合设计••3.1 八位乘法器功能••3.2 八位乘法器设计方案••3.3 八位乘法器实体设计••3.4 八位乘法器VHDL设计••3. 5八位乘法器仿真图形••心得体会••参考文献••一、引言1.1 EDA技术的概念EDA是电子设计自动化（Electronic Design Automation）的缩写，在20世纪90年代初从计算机辅助设计（CAD）、计算机辅助制造（CAM）、计算机辅助测试（CAT）和计算机辅助工程（CAE）的概念发展而来的。

EDA技术就是以计算机为工具，设计者在EDA软件平台上，用硬件描述语言HDL 完成设计文件，然后由计算机自动地完成逻辑编译、化简、分割、综合、优化、布局、布线和仿真，直至对于特定目标芯片的适配编译、逻辑映射和编程下载等工作。

1.2 EDA技术的特点利用EDA技术进行电子系统的设计，具有以下几个特点：①用软件的方式设计硬件；②用软件方式设计的系统到硬件系统的转换是由有关的开发软件自动完成的；③设计过程中可用有关软件进行各种仿真；④系统可现场编程，在线升级；⑤整个系统可集成在一个芯片上，体积小、功耗低、可靠性高。

因此，EDA技术是现代电子设计的发展趋势。

1.3 EDA设计流程典型的EDA设计流程如下:1、文本/原理图编辑与修改。

首先利用EDA工具的文本或图形编辑器将设计者的设计意图用文本或图形方式表达出来。

2、编译。

完成设计描述后即可通过编译器进行排错编译，变成特定的文本格式，为下一步的综合做准备。

3、综合。

将软件设计与硬件的可实现性挂钩，是将软件转化为硬件电路的关键步骤。

移位相加8位硬件乘法器电路设计

南昌航空大学实验报告年月日一、实验目的1、学习移位相加8位硬件乘法器电路设计；2、进一步提高学生应用EDA技术进行项目设计的能力。

二、实验原理纯组合逻辑构成的乘法器虽然工作速度比较快，但过于占用硬件资源，难以实现宽位乘法器；基于PLD器件外接ROM九九表的乘法器则无法构成单片系统，也不实用。

本实验由8位加法器构成的以时序逻辑方式设计的8位乘法器，具有一定的实用价值。

其乘法原理是：乘法通过逐项移位相加原理来实现，从被乘数的最低位开始，若为1，则乘数左移后与上一次的和相加；若为0，左移后以全零相加，直至被乘数的最高位。

原理框图如图5-1所示图5-1原理框图三、实验内容移位相加8位硬件乘法器电路原理图如图5-2所示；系统由8位右移寄存器（SREG8B）、8位加法器（ADDER8）、选通与门模块（ANDARITH）和16位锁存器（REG16）组成。

START信号的上跳沿及其高电平有两个功能，即16位寄存器清零和被乘数A[7..0]向移位寄存器SREG8B加载；它的低电平则作为乘法使能信号。

CLK为乘法时钟信号。

当被乘数被加载于8位右移寄存器SREG8B后，随着每一时钟节拍，最低位在前，由低位至高位逐位移出。

当为1时，与门ANDARITH打开，8位乘数B[7..0]在同一节拍进入8位加法器，与上一次锁存在16位锁存器REG16B中的高8位进行相加，其和在下一时钟节拍的上升沿被锁进此锁存器。

而当被乘数的移出位为0时，与门全零输出。

如此往复，直至8个时钟脉冲后，乘法运算过程中止。

此时REG16B的输出值即为最后的乘积。

此乘法器的优点是节省芯片资源，它的核心元件只是一个8位加法器，其运算速度取决于输入的时钟频率。

图5-2移位相加8位硬件乘法器电路原理图1、8位右移寄存器模块的设计：输入为CLK,LOAD和DIN,输出为QB;其流程图如图5-3所示图5-38位右移寄存器流程图VUDL语言描述为；LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY SREG8B ISPORT(CLK:IN STD_LOGIC;LOAD:IN STD_LOGIC;DIN:IN STD_LOGIC_VECTOR(7DOWNTO0);QB:OUT STD_LOGIC);END SREG8B;ARCHITECTURE behav OF SREG8B ISSIGNAL REG8:STD_LOGIC_VECTOR(7DOWNTO0);BEGINPROCESS(CLK,LOAD)BEGINIF LOAD='1'THEN REG8<=DIN;ELSIF CLK'EVENT AND CLK='1'THENREG8(6DOWNTO0)<=REG8(7DOWNTO1);END IF;END PROCESS;QB<=REG8(0);END behav;8位右移寄存器波形仿真图如图5-4所示；图5-48位右移寄存器波形仿真图2、8位加法寄存器模块的设计：输入为B,A,输出为S，模块的主要功能是实现两个8位数的加法运算；其流程图如图5-5所示图5-58位加法寄存器流程图VHDL语言描述为：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY ADDER8ISPORT(B,A:IN STD_LOGIC_VECTOR(7DOWNTO0);S:OUT STD_LOGIC_VECTOR(8DOWNTO0));END ADDER8;ARCHITECTURE behav OF ADDER8ISBEGINS<='0'&A+B;END behav;8位加法器波形仿真图如图5-6所示；图5-68位加法器波形仿真图3、选通与门模块设计：输入为ABIN和DIN，输出为DOUT流程图如图5-7所示：图5-7选通与门流程图VHDL语言描述为：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY ANDARITH ISPORT(ABIN:IN STD_LOGIC;DIN:IN STD_LOGIC_VECTOR(7DOWNTO0);DOUT:OUT STD_LOGIC_VECTOR(7DOWNTO0)); END ANDARITH;ARCHITECTURE behav OF ANDARITH ISBEGINPROCESS(ABIN,DIN)BEGINFOR I IN0TO7LOOPDOUT(I)<=DIN(I)AND ABIN;END LOOP;END PROCESS;END behav;波形仿真图为如图5-8所示：图5-8选通与门波形仿真图4、16位锁存器设计，输入为CLK,CLR和D,输出为Q流程图如图5-9所示：图5-916位锁存器流程图VHDL语言描述为：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY REG16B ISPORT(CLK,CLR:IN STD_LOGIC;D:IN STD_LOGIC_VECTOR(8DOWNTO0);Q:OUT STD_LOGIC_VECTOR(15DOWNTO0)); END REG16B;ARCHITECTURE behav OF REG16B ISSIGNAL R16S:STD_LOGIC_VECTOR(15DOWNTO0); BEGINPROCESS(CLK,CLR)BEGINIF CLR='1'THEN R16S<=(OTHERS=>'0');ELSIF CLK'EVENT AND CLK='1'THENR16S(6DOWNTO0)<=R16S(7DOWNTO1);R16S(15DOWNTO7)<=D;END IF;END PROCESS;Q<=R16S;END behav;波形仿真图如图5-10所示：图5-1016位锁存器波形仿真图5、移位相加8位硬件乘法器仿真波形如图5-11所示图5-118位硬件乘法器时序仿真图四、实验小结通过本次实验，学会了移位相加8位硬件乘法器电路的设计，同时学会了器内部模块的设计，进一步提高了自己的设计能力。

8位乘法器的设计

8位乘法器的设计1.实验目的1)学习MAX+plus II软件的基本使用方法。

2)了解VHDL程序的基本逻辑电路的综合设计。

2.实验内容设计并调试好一个8位乘法器，并用MAX+plus II实验开发系统进行系统仿真。

这里的设计思路是由8位加法器构成的以时序逻辑方式设计的8位乘法器。

乘法通过逐位相加原理来实现，从被乘数的最低为开始，若为1，则被乘数左移后与上一次和相加；若为0，左移后与全零相加，直至被乘数的最高位。

8为乘法器有乘法运算控制电路ARICTL、8位右移寄存器SREG8B、16为锁存器REG16B、选通与门ANDARITH、和8位加法器的ADDER8B逻辑构成。

3.实验条件1)开发软件：MAX+plus II。

2)实验设备：装有VISTA系统电脑一台。

4.实验设计1)系统的原理框图2)VHDL源程序--选通与门模块的源程序ANDARITH.VHDLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY ANDARITH ISPORT(ABIN: IN STD_LOGIC;DIN: IN STD_LOGIC_VECTOR(7 DOWNTO 0); DOUT: OUT STD_LOGIC_vector(7 DOWNTO 0)); END ENTITY ANDARITH;ARCHITECTURE ART OF ANDARITH ISBEGINPROCESS(ABIN,DIN)ISBEGINFOR I IN 0 TO 7 LOOPDOUT(I)<=DIN(I)AND ABIN;END LOOP;END PROCESS;END ARCHITECTURE ART;--4位二进制并行加法器的源程序ADDER4B.VHD LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY ADDER4B ISPORT(C4: IN STD_LOGIC;A4: IN STD_LOGIC_VECTOR(3 DOWNTO 0);B4: IN STD_LOGIC_VECTOR(3 DOWNTO 0);S4: OUT STD_LOGIC_VECTOR(3 DOWNTO 0);CO4: OUT STD_LOGIC);END ENTITY ADDER4B;ARCHITECTURE ART OF ADDER4B ISSIGNAL S5: STD_LOGIC_VECTOR(4 DOWNTO 0); SIGNAL A5,B5: STD_LOGIC_VECTOR(4 DOWNTO 0); BEGINA5<='0'&A4;B5<='0'&B4;S5<=A5+B5+C4;S4<=S5(3 DOWNTO 0);CO4<=S5(4);END ARCHITECTURE ART;--8位二进制加法器的源程序ADDER8B.VHD LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY ADDER8B ISPORT(CIN: IN STD_LOGIC;A: IN STD_LOGIC_VECTOR(7 DOWNTO 0);B: IN STD_LOGIC_VECTOR(7 DOWNTO 0);S: OUT STD_LOGIC_VECTOR(7 DOWNTO 0);COUT: OUT STD_LOGIC);END ENTITY ADDER8B;ARCHITECTURE ART OF ADDER8B ISCOMPONENT ADDER4B ISPORT(C4: IN STD_LOGIC;A4: IN STD_LOGIC_VECTOR(3 DOWNTO 0);B4: IN STD_LOGIC_VECTOR(3 DOWNTO 0);S4: OUT STD_LOGIC_VECTOR(3 DOWNTO 0);CO4: OUT STD_LOGIC);END COMPONENT ADDER4B;SIGNAL SC: STD_LOGIC;BEGINU1: ADDER4BPORT MAP(C4=>CIN,A4=>A(3 DOWNTO 0),B4=>B(3 DOWNTO 0), S4=>S(3 DOWNTO 0),CO4=>SC);U2: ADDER4BPORT MAP(C4=>SC,A4=>A(7 DOWNTO 4),B4=>B(7 DOWNTO 4), S4=>S(7 DOWNTO 4),CO4=>COUT);END ARCHITECTURE ART;--6位锁存器的源程序REG16B.VHDLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY REG16B ISPORT (CLK: IN STD_LOGIC;CLR: IN STD_LOGIC;D: IN STD_LOGIC_VECTOR(8 DOWNTO 0);Q: OUT STD_LOGIC_VECTOR(15 DOWNTO 0));END ENTITY REG16B;ARCHITECTURE ART OF REG16B ISSIGNAL R16S: STD_LOGIC_VECTOR(15 DOWNTO 0);BEGINPROCESS(CLK,CLR)ISBEGINIF CLR='1' THEN R16S<="0000000000000000";ELSIF CLK'EVENT AND CLK= '1' THENR16S(6 DOWNTO 0)<=R16S(7 DOWNTO 1);R16S(15 DOWNTO 7)<=D;END IF;END PROCESS;Q<=R16S;END ARCHITECTURE ART;--8位右移寄存器的源程序SREG8B.VHDLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY SREG8B ISPORT(CLK: IN STD_LOGIC;LOAD: IN STD_LOGIC;DIN: IN STD_LOGIC_VECTOR(7 DOWNTO 0);QB: OUT STD_LOGIC);END ENTITY SREG8B;ARCHITECTURE ART OF SREG8B ISSIGNAL REG8B: STD_LOGIC_VECTOR(7 DOWNTO 0); BEGINPROCESS(CLK,LOAD)ISBEGINIF CLK'EVENT AND CLK='1' THENIF LOAD='1' THEN REG8B<=DIN;ELSE REG8B(6 downto 0)<=REG8B(7 DOWNTO 1);END IF;END IF;END PROCESS;QB<=REG8B(0);END ARCHITECTURE ART;--乘法运算控制器的源程序ARICTL.VHDLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY ARICTL ISPORT(CLK:IN STD_LOGIC; START:IN STD_LOGIC;ARIEND:OUT STD_LOGIC;CLKOUT: OUT STD_LOGIC;RSTALL: OUT STD_LOGIC);END ENTITY ARICTL;ARCHITECTURE ART OF ARICTL ISSIGNAL CNT4B: STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINRSTALL<=START;PROCESS(CLK,START)ISBEGINIF START='1'THEN CNT4B<="0000";ELSIF CLK'EVENT AND CLK='1'THENIF CNT4B<8 THENCNT4B <=CNT4B+1;END IF;END IF;END PROCESS;PROCESS(CLK,CNT4B,START)ISBEGINIF START='0' THENIF CNT4B<8 THENCLKOUT <=CLK;ARIEND<='0';ELSE CLKOUT<='0';ARIEND<='1';END IF;ELSE CLKOUT<=CLK;ARIEND<='0';END IF;END PROCESS;END ARCHITECTURE ART;--8位乘法器的源程序MULTI8X8.VHDLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY MULTI8X8 ISPORT(CLK:IN STD_LOGIC;START:IN STD_LOGIC;A:IN STD_LOGIC_VECTOR(7 DOWNTO 0);B:IN STD_LOGIC_VECTOR(7 DOWNTO 0);ARIEND:OUT STD_LOGIC;DOUT:OUT STD_LOGIC_VECTOR(15 DOWNTO 0)); END ENTITY MULTI8X8;ARCHITECTURE ART OF MULTI8X8 ISCOMPONENT ARICTL ISPORT(CLK:IN STD_LOGIC;START:IN STD_LOGIC;CLKOUT:OUT STD_LOGIC; RSTALL:OUT STD_LOGIC;ARIEND: OUT STD_LOGIC);END COMPONENT ARICTL;COMPONENT ANDARITH ISPORT(ABIN:IN STD_LOGIC;DIN:IN STD_LOGIC_VECTOR(7 DOWNTO 0);DOUT: OUT STD_LOGIC_VECTOR(7 DOWNTO 0));END COMPONENT ANDARITH;COMPONENT ADDER8B ISPORT(CIN: IN STD_LOGIC;A: IN STD_LOGIC_VECTOR(7 DOWNTO 0);B: IN STD_LOGIC_VECTOR(7 DOWNTO 0);S: OUT STD_LOGIC_VECTOR(7 DOWNTO 0);COUT: OUT STD_LOGIC);END COMPONENT ADDER8B ;COMPONENT SREG8B ISPORT(CLK: IN STD_LOGIC;LOAD: IN STD_LOGIC;DIN: IN STD_LOGIC_VECTOR(7 DOWNTO 0);QB: OUT STD_LOGIC);END COMPONENT SREG8B ;COMPONENT REG16B ISPORT (CLK: IN STD_LOGIC;CLR: IN STD_LOGIC;D: IN STD_LOGIC_VECTOR(8 DOWNTO 0);Q: OUT STD_LOGIC_VECTOR(15 DOWNTO 0));END COMPONENT REG16B ;SIGNAL S1: STD_LOGIC;SIGNAL S2: STD_LOGIC;SIGNAL S3: STD_LOGIC;SIGNAL S4: STD_LOGIC;SIGNAL S5: STD_LOGIC_VECTOR(7 DOWNTO 0);SIGNAL S6: STD_LOGIC_VECTOR(8 DOWNTO 0);SIGNAL S7: STD_LOGIC_VECTOR(15 DOWNTO 0);BEGINDOUT<=S7; S1<='0';U1:ARICTL PORT MAP(CLK=>CLK,START=>START,CLKOUT=>S2,RSTALL=>S3,ARIEND=>ARIEND);U2:SREG8B PORT MAP(CLK=>S2,LOAD=>S3,DIN=>A,QB=>S4);U3:ANDARITH PORT MAP(ABIN=>S4,DIN=>B,DOUT=>S5);U4:ADDER8B PORT MAP(CIN=>S1,A=>S7(15 DOWNTO 8),B=>S5,S=>S6(7 DOWNTO 0),COUT=>S6(8));U5:REG16B PORT MAP(CLK=>S2,CLR=>S3,D=>S6(8 DOWNTO 0),Q=>S7(7 DOWNTO 0));END ARCHITECTURE ART;5.实验结果及总结1)系统仿真情况输入值A=0AH、B=0CH,结果DOUT=0078H;输入值A=0CH、B=0AH,结果DOUT=0078H;输入值A=02H、B=03H,结果DOUT=0006H;仿真图如下：2)仿真分析当START输入信号为“1”，REG16B清零和被乘数A[7..0]向移位寄存器加载。

8位乘法器设计范文

8位乘法器设计范文乘法器是计算机中常见的一种算术逻辑单元（ALU），用于执行两个数相乘的操作。

在计算机体系结构中，乘法器的设计是非常重要的，因为它对计算机的性能和功耗有很大的影响。

本文将介绍一种设计8位乘法器的方法，包括乘法器的原理、设计要点和优化技术等。

以下是本文的详细内容。

乘法器的原理：乘法操作可以通过多次的加法和移位操作来实现。

具体来说，乘法操作可以分解为一系列的部分积相加。

例如，8位二进制数A和B的乘积可以通过以下步骤计算得到：1.取出乘数A的最低位，判断该位是否为1，若为1，则将被乘数B加到一个累加器中；2.将乘数A向右移位一位，将被乘数B向左移位一位；3.重复以上两步，直到乘数A的所有位都被处理完。

设计要点：在设计8位乘法器时，需要考虑以下几个关键要点：1.输入和输出：8位乘法器的输入包括两个8位的二进制数A和B，输出为一个16位的二进制数，表示A和B的乘积；2.延迟：乘法器的延迟是指执行完一次乘法操作所需要的时钟周期数。

延迟越短，计算速度越快；3.精度：乘法器应能够正确计算任意两个8位数的乘积，所以输出的位数应足够表示结果；4.功耗：乘法器的功耗是指在执行乘法操作时消耗的能量，应尽量减小功耗以提高系统的能效。

优化技术：为了提高8位乘法器的性能和功耗，可以采用以下几种优化技术：1.并行计算：将乘法操作拆分成多个部分积相加的过程，并行计算可以显著减小乘法器的延迟；2.压缩编码：利用矩阵乘积的性质，对部分积进行压缩编码，减少中间结果的位数，从而减小乘法器的面积和功耗；3.位分块技术：将输入的位数按照一定的规则分成多个块，对每个块进行乘法操作，然后将部分积相加得到最终结果；4.低功耗技术：采用节能的电路设计和优化布局，例如使用低阈值电平、降低电压和电流等。

总结：本文介绍了8位乘法器的设计原理、设计要点和优化技术。

乘法器是计算机中常用的算术逻辑单元，对计算机的性能和功耗有很大的影响。

通过采用并行计算、压缩编码、位分块和低功耗技术等优化技术，可以提高乘法器的性能和功耗效率。

移位相加型8位硬件乘法器设计

合肥学院课程设计报告题目：移位相加型8位硬件乘法器系别：电子信息与电气工程系专业：通信工程班级： 13通信工程（1）班学号：姓名：导师：石朝毅成绩：2016年 6 月 11 日移位相加型8位硬件乘法器设计摘要本次设计是基于时序结构的8位移位相加型乘法器,使用软件QuartusII进行仿真设计。

完成此乘法器，我们需要首先设计该乘法器的组件，包括REGSHT模块、SREG8BT模块、AND8B模块和ADDER8BT模块，并对所有元件进行仿真，无误后可进行乘法器的设计。

设计方法使用的是元件例化，具体原理是通过逐项相加来实现乘法功能，最终完成整体的VHDL程序设计并仿真。

关键词：时序；乘法器；元件例化目录第一章前言 (1)1.1设计概述 (1)1.1.1问题提出与原理 (1)1.1.2设计需要 (1)第二章设计过程及结果 (2)2.1设计思路 (2)2.1.1设计须知 (2)2.1.2基本步骤 (2)2.2设计代码及仿真 (3)2.2.1元件REGSHT设计代码及仿真结果 (3)2.2.2元件SREG8BT设计代码及仿真结果 (4)2.2.3元件AND8B设计代码及仿真结果 (5)2.2.4元件ADDER8BT设计代码及仿真结果 (7)2.2.5总模块设计代码及仿真结果 (8)第三章总结 (11)致谢 (12)第一章前言1.1设计概述1.1.1问题提出与原理采用元件例化的设计方法，设计一个移位相加型8位硬件乘法器设计。

下图所示为一个基于时序结构的8位移位相加型乘法器。

图1设计原理图1.1.2设计需要（1）元件REGSHT设计，并仿真；（2）元件SREG8BT，并仿真；（3）元件AND8B，并仿真；（4）元件ADDER8BT，并仿真；（5）整体VHDL程序设计，包括元件例化，并仿真。

第二章设计过程及结果2.1设计思路2.1.1设计须知首先建立文件夹在软件工作的环境下，注意对于不同的器件的设计不能放在同一个文件夹当中这样会造成编译时出现混乱的错误现象。

8位乘法器实验报告

6.2 8位乘法器的设计1.实验目的（1）熟悉isEXPERT/MAX+plusisEXPERT/MAX+plus II/Foudation Series 软件的基本使用方法。

（2）熟悉GW48-CK EDA实验开发系统的基本使用方法。

（3）学习VHDL基本逻辑电路的综合设计。

2．实验内容设计并调试好由8位加法器构成的以时序逻辑方式设计的8位乘法器。

此乘法器通过判断被乘数的位值为1还是零，并通过乘数的左移与上一次和相加的方法，实现了8位乘法的运算，并用GW48-CK EDA实验开发系统进行硬件验证。

3.实验条件（1）开发设备：Lattice ispEXPERT。

（2）实验设备：GW48-CK EDA实验开发系统。

（3）拟用芯片：ispLSI1032E PLCC-84或EPF10K10LC84-3或XCS05/XL PLCC84以及运算控制电路和外部时钟。

4.实验设计1）系统的原理框图2）VHDL源程序（1）选通与门模块的源程序ANDARITH.VHDLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY ANDARITH ISPORT(ABIN: IN STD_LOGIC;DIN: IN STD_LOGIC_VECTOR(7 DOWNTO 0); DOUT: OUT STD_LOGIC_vector(7 DOWNTO 0)); END ENTITY ANDARITH;ARCHITECTURE ART OF ANDARITH ISBEGINPROCESS(ABIN,DIN)ISBEGINFOR I IN 0 TO 7 LOOPDOUT(I)<=DIN(I)AND ABIN;END LOOP;END PROCESS;END ARCHITECTURE ART;(2)16位锁存器的源程序REG16B.VHD LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY REG16B ISPORT (CLK: IN STD_LOGIC;CLR: IN STD_LOGIC;D: IN STD_LOGIC_VECTOR(8 DOWNTO 0); Q: OUT STD_LOGIC_VECTOR(15 DOWNTO 0)); END ENTITY REG16B;ARCHITECTURE ART OF REG16B ISSIGNAL R16S: STD_LOGIC_VECTOR(15 DOWNTO 0); BEGINPROCESS(CLK,CLR)ISBEGINIF CLR='1' THEN R16S<="0000000000000000"; ELSIF CLK'EVENT AND CLK= '1' THENR16S(6 DOWNTO 0)<=R16S(7 DOWNTO 1);R16S(15 DOWNTO 7)<=D;END IF;END PROCESS;Q<=R16S;END ARCHITECTURE ART;(3)8位右移寄存器的源程序SREG8B.VHDLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY SREG8B ISPORT(CLK:IN STD_LOGIC; LOAD:IN STD_LOGIC; DIN:IN STD_LOGIC_VECTOR(7 DOWNTO 0); QB: OUT STD_LOGIC);END ENTITY SREG8B;ARCHITECTURE ART OF SREG8B ISSIGNAL REG8B :STD_LOGIC_VECTOR(7 DOWNTO 0); BEGINPROCESS(CLK, LOAD)ISBEGINIF CLK'EVENT AND CLK='1'THENIF LOAD='1'THEN REG8B<=DIN;ELSE REG8B(6 DOWNTO 0)<=REG8B(7 DOWNTO 1); END IF;END IF;END PROCESS;QB<=REG8B(0);END ARCHITECTURE ART;(4)乘法运算控制器的源程序ARICTL.VHDLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY ARICTL ISPORT(CLK:IN STD_LOGIC; START:IN STD_LOGIC; ARIEND:OUT STD_LOGIC;CLKOUT: OUT STD_LOGIC;RSTALL: OUT STD_LOGIC);END ENTITY ARICTL;ARCHITECTURE ART OF ARICTL ISSIGNAL CNT4B: STD_LOGIC_VECTOR(3 DOWNTO 0); BEGINRSTALL<=START;PROCESS(CLK,START)ISBEGINIF START='1'THEN CNT4B<="0000";ELSIF CLK'EVENT AND CLK='1'THENIF CNT4B<8 THENCNT4B <=CNT4B+1;END IF;END IF;END PROCESS;PROCESS(CLK,CNT4B,START)ISBEGINIF START='0' THENIF CNT4B<8 THENCLKOUT <=CLK;ARIEND<='0';ELSE CLKOUT<='0';ARIEND<='1';END IF;ELSE CLKOUT<=CLK;ARIEND<='0';END IF;END PROCESS;END ARCHITECTURE ART;(5)8位乘法器的源程序MULTI8X8.VHDLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY MULTI8X8 ISPORT(CLK:IN STD_LOGIC;START:IN STD_LOGIC;A:IN STD_LOGIC_VECTOR(7 DOWNTO 0);B:IN STD_LOGIC_VECTOR(7 DOWNTO 0);ARIEND:OUT STD_LOGIC;DOUT:OUT STD_LOGIC_VECTOR(15 DOWNTO 0)); END ENTITY MULTI8X8;ARCHITECTURE ART OF MULTI8X8 ISCOMPONENT ARICTL ISPORT(CLK:IN STD_LOGIC;START:IN STD_LOGIC;CLKOUT:OUT STD_LOGIC; RSTALL:OUT STD_LOGIC; ARIEND: OUT STD_LOGIC);END COMPONENT ARICTL;COMPONENT ANDARITH ISPORT(ABIN:IN STD_LOGIC;DIN:IN STD_LOGIC_VECTOR(7 DOWNTO 0);DOUT: OUT STD_LOGIC_VECTOR(7 DOWNTO 0)); END COMPONENT ANDARITH;COMPONENT ADDER8B ISPORT(CIN: IN STD_LOGIC;A: IN STD_LOGIC_VECTOR(7 DOWNTO 0);B: IN STD_LOGIC_VECTOR(7 DOWNTO 0);S: OUT STD_LOGIC_VECTOR(7 DOWNTO 0);COUT: OUT STD_LOGIC);END COMPONENT ADDER8B ;COMPONENT SREG8B ISPORT(CLK: IN STD_LOGIC;LOAD: IN STD_LOGIC;DIN: IN STD_LOGIC_VECTOR(7 DOWNTO 0);QB: OUT STD_LOGIC);END COMPONENT SREG8B ;COMPONENT REG16B ISPORT (CLK: IN STD_LOGIC;CLR: IN STD_LOGIC;D: IN STD_LOGIC_VECTOR(8 DOWNTO 0);Q: OUT STD_LOGIC_VECTOR(15 DOWNTO 0)); END COMPONENT REG16B ;SIGNAL S1: STD_LOGIC;SIGNAL S2: STD_LOGIC;SIGNAL S3: STD_LOGIC;SIGNAL S4: STD_LOGIC;SIGNAL S5: STD_LOGIC_VECTOR(7 DOWNTO 0);SIGNAL S6: STD_LOGIC_VECTOR(8 DOWNTO 0);SIGNAL S7: STD_LOGIC_VECTOR(15 DOWNTO 0);BEGINDOUT<=S7; S1<='0';U1:ARICTL PORT MAP(CLK=>CLK,START=>START,CLKOUT=>S2,RSTALL=>S3,ARIEND=>ARIEND);U2:SREG8B PORT MAP(CLK=>S2,LOAD=>S3,DIN=>A,QB=>S4);U3:ANDARITH PORT MAP(ABIN=>S4,DIN=>B,DOUT=>S5);U4:ADDER8B PORT MAP(CIN=>S1,A=>S7(15 DOWNTO 8)),B=>S5(7 DOWNTO 0),S=>S6(7 DOWNTO 0),COUT=>S6(8); U5:REG16B PORT MAP(CLK=>S2,CLR=>S3,D=>S6(8 DOWNTO 0),Q=>S7(7 DOWNTO 0));END ARCHITECTURE ART;5.系统仿真文件当ATRRT为高电平时，将16位寄存器清零，当START为低电平时，在CLK为1时进行乘法运算，通过8次移位和加法操作，运算进行8个CLK为1的时钟，之后得到输出结果，且ARIEND为1,乘法运算结束。

EDA_8位乘法器_实验报告

南华大学船山学院实验报告（2009 ~2010 学年度第二学期）课程名称EDA实验名称8位乘法器姓名学号专业计算机科学与班级01技术地点8-212 教师一、实验目的：学习和了解八位乘法的原理和过程二、设计思路：纯组合逻辑构成的乘法器虽然工作速度比较快，但过于占用硬件资源，难以实现宽位乘法器，基于PLD 器件外接ROM 九九表的乘法器则无法构成单片系统，也不实用。

这里介绍由八位加法器构成的以时序逻辑方式设计的八位乘法器，具有一定的实用价值，而且由FPGA 构成实验系统后，可以很容易的用ASIC 大型集成芯片来完成，性价比高，可操作性强。

其乘法原理是：乘法通过逐项移位相加原理来实现，从被乘数的最低位开始，若为1，则乘数左移后与上一次的和相加；若为0，左移后以全零相加，直至被乘数的最高位。

三、实验逻辑图：四、实验代码：1) 选通与门模块的源程序ANDARITH.VHD LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL; ENTITY ANDARITH IS PORT (ABIN:IN STD_LOGIC;DIN:IN STD_LOGIC_VECTOR (7 DOWNTO 0) DOUT:OUT STD_LOGIC_VECTOR (7 DOWNTO 0)); END ANDARITH;ARCHITECTURE ART OF ANDARITH IS BEGINPROCESS (ABIN ，DIN) BEGINFOR I IN 0 TO 7 LOOPDOUT (I)<=DIN (I)AND ABIN; END LOOP;ARICTLCLKEND PROCESS;END ART;2) 16位锁存器的源程序REG16B.VHDLIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL;ENTITY REG16B IS PORT (CLK:IN STD_LOGIC;CLR:IN STD_LOGIC;D:IN STD_LOGIC_VECTOR (8 DOWNTO 0)Q:OUT STD_LOGIC_VECTOR(15 DOWNTO 0));END REG16B;ARCHITECTURE ART OF REG16B ISSIGNAL R16S:STD_LOGIC_VECTOR(15 DOWNTO 0);BEGIN PROCESS (CLK，CLR)BEGINIF CLR = '1' THEN R16S<= "0000000000000000";ELSIF CLK'EVENT AND CLK = '1'THENR16S(6 DOWNTO 0)<=R16S(7 DOWNTO 1);R16S(15 DOWNTO 7)<=D;END IF;END PROCESS;Q<=R16S;END ART;3) 8位右移寄存器的源程序SREG8B.VHDLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY SREG8B ISPORT (CLK:IN STD_LOGIC; LOAD :IN STD _LOGIC; BIN:IN STD_LOGIC_VECTOR(7DOWNTO 0);QB:OUT STD_LOGIC );END SREG8B;ARCHITECTURE ART OF SREG8B ISSIGNAL REG8B:STD_LOGIC_VECTOR(7 DOWNTO 0); BEGINPROCESS (CLK，LOAD)BEGINIF CLK'EVENT AND CLK= '1' THENIF LOAD = '1' THEN REG8<=DIN;ELSE REG8(6 DOWNTO0)<=REG8(7 DOWNTO 1); END IF;END IF;END PROCESS;QB<= REG8 (0);END ART;4) 乘法运算控制器的源程序ARICTL.VHD LIBRARYUSE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY ARICTL ISPORT ( CLK:IN STD_LOGIC; START:INSTD_LOGIC;CLKOUT:OUT STD_LOGIC; RSTALL:OUTSTD_LOGIC;ARIEND:OUT STD_LOGIC );END ARICTL;ARCHITECTURE ART OF ARICTL IS SIGNAL CNT4B:STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINRSTALL<=START;PROCESS (CLK，START)BEGINIF START = '1' THEN CNT4B<= "0000";ELSIF CLK'EVENT AND CLK = '1' THENIF CNT4B<8 THENCNT4B=CNT4B+1;END IF;END IF;END PROCESS;PROCESS (CLK，CNT4B，START)BEGINIF START = '0' THENIF CNT4B<8 THENCLKOUT <=CLK; ARIEND<= '0';ELSE CLKOUT <= '0'; ARIEND<= '1';END IF;ELSE CLKOUT <=CLK; ARIEND<= '0';END IF;END PROCESS;END ART;5) 8位乘法器的源程序MULTI8X8.VHDLIBRARYIEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY MULTI8X8 ISPORT(CLK:IN STD_LOGIC;START:IN STD_LOGIC;A:IN STD_LOGIC_VECTOR(7 DOWNTO 0);B:IN STD_LOGIC_VECTOR(7 DOWNTO 0);ARIEND:OUT STD_LOGIC;DOUT:OUT STD_LOGIC_VECTOR(15 DOWNTO 0)); END MULTI8X8;ARCHITECTURE ART OF MULTI8X8 ISCOMPONENT ARICTLPORT(CLK:IN STD_LOGIC;START:IN STD_LOGIC; CLKOUT:OUT STD_LOGIC;RSTALL:OUT STD_LOGIC; ARIEND:OUT STD_LOGIC);END COMPONENT;COMPONENT ANDARITHPORT(ABIN:IN STD_LOGIC;DIN:IN STD_LOGIC_VECTOR(7 DOWNTO 0); DOUT:OUT_STD_LOGIC_VECTOR( 7 DOWNTO 0) ); END COMPONENT;COMPONENT ADDER8B...COMPONENT SREG8B...COMPONENT REG16B...SIGNAL GNDINT:STD_LOGIC;SIGNALINTCLK:STD_LOGIC;SIGNAL RSTALL:STD_LOGIC;SIGNAL QB:STD_LOGIC;SIGNAL ANDSD:STD_LOGIC_VECTOR(7 DOWNTO 0); SIGNAL DTBIN:STD_LOGIC_VECTOR(8 DOWNTO 0); SIGNAL DTBOUT:STD_LOGIC_VECTOR(15 DOWNTO 0); BEGINDOUT<=DTBOUT;GNDINT<= '0';U1:ARICTL PORT MAP(CLK=>CLK，START=>START，CLKOUT=>INTCLK，RSTALL=>RSTALL，ARIEND=>ARIEND); U2:SREG8B PORT MAP(CLK=>INTCLK，LOAD=>RSTALL.DIN=>B，QB=>QB);U3:ANDARITH PORT MAP(ABIN=>QB，DIN=>A，DOUT=>ANDSD);U4:ADDER8B PORTMAP(CIN=>GNDINT，A=>DTBOUT(15 DOWNTO 8)，B=>ANDSD，S=>DTBIN(7 DOWNTO 0)，COUT=>DTBIN(8));U5:REG16B PORT MAP(CLK =>INTCLK，CLR=>RSTALL，D=>DTBIN，Q=>DTBOUT);END ART;五、实验结果：六、实验心得：通过本实验基本上了解了八位乘法的工作原理：乘法通过逐项移位相加原理来实现，从被乘数的最低位开始，若为1，则乘数左移后与上一次的和相加；若为0，左移后以全零相加，直至被乘数的最高位。

毕业论文-8位乘法器的设计

本科生毕业论文（设计）8位乘法器的设计*名：***指导教师：***院系：信息工程学院专业：计算机科学与技术提交日期： 2010/4/30目录中文摘要 (2)外文摘要 (3)1.绪论 (4)1.1概述 (4)1.2 VHDL和MAX+PIUS简介 (5)1.3 实验平台 (6)2．乘法器初步设计 (7)2.1 设计思想 (7)2.2乘法器原理 (7)2.3乘法器设计流程 (8)3. 乘法器具体设计 (9)3.1右移寄存器的设计 (9)3.2 加法器模块的设计 (10)3.2.1 4位加法器的设计 (10)3.2.2 8位加法器的设计 (11)3.3 乘1模块设计 (13)3.4锁存器模块设计 (14)4. 乘法器仿真 (17)4.1 8位加法器仿真 (17)4.2 乘1模块仿真 (17)4.3 锁存器模块仿真 (18)4.4 8位乘法器仿真 (18)结束语 (19)参考文献 (20)致谢 (21)8位乘法器的设计吴小东指导老师：华婷婷（黄山学院信息工程学院，黄山，安徽 245041）摘要：在微处理器芯片中，乘法器是进行数字信号处理的核心，同时也是微处理器中进行数据处理的关键部件，它已经是现代计算机必不可少的一部分。

本文主要是在于如何运用标准硬件描述语言（VHDL）完成八位乘法器，以及如何做二进制位相乘的运算过程。

该乘法器是由八位加法器构成的以时序方式设计八位乘法器，通过逐项移位相加来实现乘法功能，并以MAX+Plus II 软件工具进行模拟，仿真并予以显示。

关键字：乘法器；标准硬件描述语言（VHDL）；移位相加；MAX+Plu s II8-bit multiplier designWu xiaodongDirector:hua tingting(College of InformationEngineering,HuangshanUniversity,Huangshan,Anhui,245041) Abstract:In the microprocessor chip, the multiplier is a digital signal processing core microprocessor is also a key component of data processing, it is already an essential part of the modern computer. This article is on how to use standard hardware description language (VHDL) to complete eight multipliers, as well as how to make the process of a binary bit multiplication operation. The multiplier is composed of eight adder to timing approach in designing eight multiplier, achieved by adding the multiplication-by-shift function, and in MAX + Plus II software tools for simulation, emulation and be displayed.Keywords: multiplier; standard hardware description language (VHDL); shift sum; MAX + Plus II1.绪论1.1概述本课题的设计来源是基于标准硬件描述语言（Very High Speed Integrated Circuit Hardware Description Language,VHDL）及MAX + Plus II(Multiple Array Matrix Programmable Logic User System)软件开发工具的进行模拟仿真的8位乘法器，用于实现8位移位相加乘法器的乘法运算功能。

8位二进制乘法器设计报告

EDA课程设计报告------8位二进制乘法器设计班级：学号：姓名：目录一．八位乘法器的设计要求与设计思路••2.1 设计目的••2.2 设计要求••二．八位乘法器的综合设计••3.1 八位乘法器功能••3.2 八位乘法器设计方案••3.3 八位乘法器各功能模块VHDL描述及仿真图形••3.4 八位乘法器顶层模块VHDL设计及下载验证••心得体会••参考文献••一、八位乘法器的设计要求与设计思路1.1实验目的学习并掌握应用8位二进制乘法器的原理、设计、分析和测试方法1.2实验内容利用移位相加原理设计一个8位二进制乘法器。

1.3实验要求用VHDL编写代码，下载验证，并用8段数码管显示乘数和乘积。

二、八位乘法器的综合设计2.1 八位乘法器功能通过调节实验板，输入8位二进制的A和B，八位乘法器能实现其乘积，并在数码管上面显示出来其结果。

2.2乘法器设计方案该乘法器是有由8 位加法器构成的以时序方式设计的8 位乘法器，采用逐项移位相加的方法来实现相乘。

用乘数的各位数码，从低位开始依次与被乘数相乘，每相乘一次得到的积称为部分积，将第一次（由乘数最低位与被乘数相乘）得到的部分积右移一位并与第二次得到的部分积相加，将加得的和右移一位再与第三次得到的部分积相加，再将相加的结果右移一位与第四次得到的部分积相加。

直到所有的部分积都被加过一次。

例如：被乘数（M7M6M5M4M3M2M1M0）和乘数（N7N6N5N4N3N2N1N0）分别为11010101和10010011,其计算过程如下图（a）下面分解8 位乘法器的层次结构，分为以下4 个模块：①右移寄存器模块：这是一个8 位右移寄存器，可将乘法运算中的被乘数加载于其中，同时进行乘法运算的移位操作。

②加法器模块：这是一个8 位加法器，进行操作数的加法运算。

③1 位乘法器模块：完成8 位与1 位的乘法运算。

④锁存器模块：这是一个16 位锁存器，同时也是一个右移寄存器，在时钟信号的控制下完成输入数值的锁存与移位。

乘法器实验报告

乘法器实验报告乘法器实验报告引言：乘法器是计算机中常用的一种算术逻辑单元，用于实现多位数的乘法运算。

在计算机的运算过程中，乘法运算是十分常见的，因此乘法器的设计和性能对计算机的整体性能具有重要影响。

本实验旨在通过设计和实现一个乘法器电路，探究其工作原理和性能。

一、乘法器的原理乘法器是一种复杂的电路，其主要功能是将两个输入数相乘，并输出乘积。

乘法器的实现方式有很多种，其中常用的有布斯乘法器和Wallace树乘法器等。

布斯乘法器是一种逐位相乘并累加的方法，而Wallace树乘法器则采用了并行计算的思想，能够提高计算速度。

二、乘法器的设计与实现本实验中，我们采用了布斯乘法器的设计方法。

首先，我们需要将输入的两个乘数进行分解，将每个乘数分解为若干个位数和权重的乘积。

然后，通过逐位相乘并累加的方法，得到最终的乘积。

乘法器的设计需要考虑到位数的扩展和进位的处理，以确保计算的准确性和稳定性。

三、乘法器的性能评估在设计乘法器的过程中，我们需要考虑到其性能指标，如计算速度和资源占用等。

计算速度是指乘法器完成一次乘法运算所需的时间，而资源占用则是指乘法器所需要的硬件资源数量。

在实验中，我们通过测试乘法器在不同位数和输入数据下的计算速度和资源占用情况，来评估其性能。

四、乘法器的应用领域乘法器在计算机科学和工程领域有着广泛的应用。

在计算机芯片设计中，乘法器是必不可少的组件之一。

乘法器的性能和效率直接影响到计算机的整体性能。

此外，在信号处理、图像处理和通信系统中，乘法器也扮演着重要的角色。

因此，对乘法器的研究和优化具有重要的意义。

结论：通过本次实验，我们了解了乘法器的原理、设计和性能评估方法。

乘法器作为一种常见的算术逻辑单元，对计算机的性能具有重要影响。

在今后的学习和研究中，我们将进一步探索乘法器的优化和应用，以提高计算机的整体性能。

注：本实验报告仅为虚拟写作，实际内容仅供参考，不涉及实际实验操作。

EDA课设八位硬件乘法器

8位硬件乘法器一、设计目的①学习移位相加时序式乘法器的设计方法②学习层次化设计方法③学习原理图调用VHDL模块方法④熟悉EDA仿真分析方法二、设计原理（1）设计原理由加法器构成的时序逻辑方式的乘法器的原理是，通过逐项移位相加原理来实现，从被乘数的最低位开始，若为，若为1，则乘数左移与上一次和相加；若为0，左移后以全零相加，直至被乘数的最高位。

在下图中。

ARICTL是乘法运算控制电路，它的START信号的上升沿与高电平有两个功能，即16位寄存器清0和被乘数A向移位寄存器SREG8B加载；它的低电平则作为乘法使能信号。

CLK为乘法时钟信号，当被乘数加载于8位右移寄存器SEG8B后，在时钟同步下由低位至高位逐位移出，当其为1时，与门ANDARITH打开，8位乘数B在同一节拍进入8位加法器，与上一节拍锁存在16位锁存器REG26B中的高8位进行相加，其和在下一时钟节拍的上升沿被锁存进此锁存器；而当被乘数的移出位为0时，与门全0输出。

如此往复，直至8个时钟脉冲后，乘法运算过程中止，此时REG16B的输出值即为最后乘积。

原理图如下：（2）乘法器中各模块（电路的总体框图）说明:此电路由五部分组成它们，分别是控制器，锁存器，寄存器，乘法器，加法器。

1控制器是一个乘法器的控制模块，用来接受实验系统上的连续脉冲。

2锁存器起锁存的作用，它可以锁存8位乘数。

3移位寄存器起移位的作用，便于被乘数可以逐位移出。

4乘法器功能类似一个特殊的与非门。

5加法器用于8位乘数和高8位相加。

三、选择器件与功能模块选择器件：SREG8B(移位寄存器)REG16B(16位琐存器)ARICTL（运算控制器）ANDARITH(1位乘法器)ADDER8B（8位加法器）数码管（显示结果）功能模块：1．8位右移寄存器SREG8BLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY SREG8 IS PORT ( CLK : IN STD_LOGIC; LOAD : IN STD_LOGIC;DIN : IN STD_LOGIC_VECTOR(7 DOWNTO 0);EN:IN STD_LOGIC;QB : OUT STD_LOGIC );END SREG8;ARCHITECTURE behave OF SREG8 ISSIGNAL REG8 : STD_LOGIC_VECTOR(7 DOWNTO 0);BEGINPROCESS (CLK,LOAD,EN)BEGINIF EN='1' THENIF LOAD = '1' THEN REG8 <= DIN;ELSIF CLK'EVENT AND CLK = '1' THENREG8(6 DOWNTO 0) <= REG8(7 DOWNTO 1);END IF;END IF;END PROCESS;QB <= REG8(0);END behave;时序仿真图：2. 8为加法器ADDER8BLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY adder8 ISPORT(B, A : IN STD_LOGIC_VECTOR(7 DOWNTO 0); S : OUT STD_LOGIC_VECTOR(8 DOWNTO 0));END adder8;ARCHITECTURE behave OF adder8 ISBEGINS <= '0'&A + B ;END behave;时序仿真图：3. 选通与门模块：ANDARITHLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY andarith ISPORT ( ABIN : IN STD_LOGIC;DIN : IN STD_LOGIC_VECTOR(7 DOWNTO 0); DOUT : OUT STD_LOGIC_VECTOR(7 DOWNTO 0) ); END andarith;ARCHITECTURE behave OF andarith ISBEGINPROCESS(ABIN, DIN)BEGINFOR I IN 0 TO 7 LOOPDOUT(I) <= DIN(I) AND ABIN;END LOOP;END PROCESS;END behave;时序仿真图：4. 16为锁存寄存器REG16LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY REG16 IS PORT ( CLK,CLR,EN : IN STD_LOGIC;D : IN STD_LOGIC_VECTOR(8 DOWNTO 0);Q : OUT STD_LOGIC_VECTOR(15 DOWNTO 0) );END REG16;ARCHITECTURE behave OF REG16 ISSIGNAL R16S : STD_LOGIC_VECTOR(15 DOWNTO 0); BEGINPROCESS(CLK, CLR,EN)BEGINIF EN='1' THENIF CLR = '1' THEN R16S <= (OTHERS =>'0') ;ELSIF CLK'EVENT AND CLK='1' THENR16S(6 DOWNTO 0) <= R16S(7 DOWNTO 1); R16S(15 DOWNTO 7) <= D;END IF;END IF;END PROCESS;Q <= R16S;END behave;时序仿真图：5.运算控制器ARICTLLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY arictl ISPORT ( CLK:IN STD_LOGIC; START:IN STD_LOGIC;CLKOUT:OUT STD_LOGIC; RSTALL:OUT STD_LOGIC;ARIEND:OUT STD_LOGIC);END ENTITY arictl;ARCHITECTURE ART5 OF arictl ISSIGNAL CNT4B:STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINRSTALL<=START;PROCESS (CLK,START)BEGINIF START = '1'THEN CNT4B<="0000"; ELSIF CLK'EVENT AND CLK='1' THENIF CNT4B<8 THENCNT4B<=CNT4B+1;END IF;END IF;END PROCESS;PROCESS (CLK,CNT4B,START)BEGINIF START = '0' THENIF CNT4B<8 THENCLKOUT <=CLK; ARIEND<= '0';ELSE CLKOUT<='0';ARIEND<= '1';END IF;ELSE CLKOUT<=CLK; ARIEND<= '0'; END IF;END PROCESS;END ARCHITECTURE ART5;时序仿真图：四、实验数据记录及结果实验电路图：引脚分布图：仿真结果：进行仿真时，先分别将A,B置数，之后将置入的数据锁存，摁下控制CLK的按钮进行计算，当最左边灯亮起时则为运算结束，左边灯为结果。