Latch Up的起因,经过,结果 (转载 && 节选)
latch-up描述
Latch up：即闩锁效应，又称自锁效应、闸流效应，它是由寄生晶体管引起的，属于CMOS电路的缺点。
通常在电路设计和工艺制作中加以防止和限制。
该效应会在低电压下导致大电流，这不仅能造成电路功能的混乱，而且还会使电源和地线间短路，引起芯片的永久性损坏。
防止：在集成电路工艺中采用足够多的衬底接触。
Latch up 的定义Latch up 最易产生在易受外部干扰的I/O电路处, 也偶尔发生在内部电路Latch up 是指cmos晶片中, 在电源power VDD和地线GND(VSS)之间由于寄生的PNP和NPN双极性BJT相互影响而产生的一低阻抗通路, 它的存在会使VDD和GND之间产生大电流随着IC制造工艺的发展, 封装密度和集成度越来越高,产生Latch up的可能性会越来越大Latch up 产生的过度电流量可能会使芯片产生永久性的破坏, Latch up 的防范是IC Layout 的最重要措施之一Latch up 的原理图分析Latch up 的原理分析Q1为一垂直式PNP BJT, 基极(base)是nwell, 基极到集电极(collector)的增益可达数百倍；Q2是一侧面式的NPN BJT，基极为P substrate，到集电极的增益可达数十倍；Rwell是nwell的寄生电阻；Rsub是substrate电阻。
以上四元件构成可控硅（SCR）电路，当无外界干扰未引起触发时，两个BJT处于截止状态，集电极电流是C-B的反向漏电流构成，电流增益非常小，此时Latch up不会产生。
当其中一个BJT的集电极电流受外部干扰突然增加到一定值时，会反馈至另一个BJT，从而使两个BJT因触发而导通，VDD至GND（VSS）间形成低抗通路，Latch up由此而产生。
CMOS电路中的寄生双极型晶体管部分出现闩锁，必须满足以下几个条件：(1) 电路要能进行开关转换,其相关的PNPN结构的回路增益必须大于1即βnpn*βpnp >1，在最近的研究中,把闩锁产生的条件用寄生双极晶体管的有效注入效率和小信号电流增益来表达。
latch-up闩锁效应
• Latch up 的定义 • Latch up 的原理分析 • 产生 Latch up 的具体原因 • 防止 Latch up 的方法
Latch up 的定义
Latch up 最易产生在易受外部干扰的I/O电路处, 也偶尔 发生在内部电路
Latch up 是指cmos晶片中, 在电源power VDD和地线 GND(VSS)之间由于寄生的PNP和NPN双极性BJT相互 影响而产生的一低阻抗通路, 它的存在会使VDD和 GND之间产生大电流
BJT到低阻基体上的通路 • 使用Guard ring: P+ ring环绕nmos并接GND；N+ ring环绕pmos 并
接VDD，一方面可以降低Rwell和Rsub的阻值，另一方面可阻止 栽子到达BJT的基极。如果可能，可再增加两圈ring。 • Substrate contact和well contact应尽量靠近source,以降低Rwell和 Rsub的阻值。 • 使nmos尽量靠近GND，pmos尽量靠近VDD,保持足够的距离在 pmos 和nmos之间以降低引发SCR的可能 • 除在I/O处需采取防Latch up的措施外，凡接I/O的内部mos 也应圈 guard ring。 • I/O处尽量不使用pmos(nwell)
• Emitter-Base齐纳管有100~300欧姆的 内阻， NSD/P-epi和PSD/N-well齐纳 管的内阻则更大，这些内阻大大提高 了齐纳管的耐压性，同时也会使PAD 上出现高于理论值几十伏的电压，这 种特点大大限制了齐纳箝位保护电路 的应用。
PAD
D1
NMoat
Metal connecting to pad
Poly resistor
芯片上电时序latch up大电流
芯片上电时序latch up大电流一、概述在现代社会中，芯片技术被广泛应用于各个领域，如通信、计算机、电子设备等。
而芯片在运行过程中可能会出现一些问题，比如Latch-up现象。
Latch-up是指芯片在工作时由于某些原因导致出现异常电流，这种异常电流可能对芯片造成严重损坏。
芯片上电时序Latch-up 大电流成为了一个重要的研究课题。
二、芯片上电时序Latch-up大电流的原因1.器件自身结构缺陷芯片中的器件可能存在结构缺陷，比如P-N结区域不良、金属引线焊点不良等，这些缺陷会导致芯片在上电时出现Latch-up现象。
2.工作环境不良芯片在工作时受到电磁干扰、温度变化等环境因素的影响，这些因素可能会导致Latch-up现象的发生。
3.设计缺陷芯片的设计可能存在缺陷，比如电源线路不合理、过电压保护不足等，这些设计缺陷也会导致Latch-up现象的出现。
三、芯片上电时序Latch-up大电流的影响Latch-up现象会使芯片内部出现异常电流，导致芯片的正常工作受到干扰甚至损坏。
而且Latch-up现象还可能会引发芯片周围其他器件的Latch-up现象，进一步扩大了损害范围，因此芯片上电时序Latch-up大电流对芯片的影响是非常严重的。
四、应对策略1.优化芯片设计在设计芯片时应充分考虑芯片在工作时可能遇到的各种环境因素，保证芯片的电路布局合理、电源线路设计完善，避免因设计缺陷导致Latch-up现象的发生。
2.加强工艺控制在制造芯片时应加强工艺控制，保证芯片中器件的质量，避免器件结构缺陷导致Latch-up现象的出现。
3.优化工作环境对芯片的工作环境进行优化，保证芯片在工作时受到最小的电磁干扰、温度变化等环境因素的影响，降低Latch-up现象发生的可能性。
五、结论芯片上电时序Latch-up大电流是一个复杂的问题，它涉及到芯片本身的结构、工作环境、设计等多个方面。
只有综合考虑这些因素，并在芯片设计、制造、工作过程中采取有效的措施，才能有效地避免Latch-up现象的发生，保障芯片的正常工作和稳定运行。
闩锁效应latch up
闩锁效应（latch up）闩锁效应（latch up）是CMOS必须注意的现象，latch我认为解释为回路更合适，大家以后看到latch up就联想到在NMOS与PMOS里面的回路，其实你就懂了一半了.为什么它这么重要？因为它会导致整个芯片的失效，所以latch up是QUAL测试的一种，并且与ESD（静电防护）紧密相关。
第一部分 latch up的原理我用一句最简单的话来概括，大家只要记住这句话就行了：latch－up是PNPN的连接，本质是两个寄生双载子transisitor的连接，每一个transistor的基极（base）与集极（collector）相连，也可以反过来说，每一个transistor的集极（collector）与另一个transistor的基极（base）相连，形成positive feedback loop（正回馈回路）,下面我分别解释。
我们先复习什么是npn，如图1，在n端加正偏压，np之间的势垒就会降低，n端电子为主要载流子，于是电子就很开心地跑到p,其中有一部分电子跑得太开心了，中间的p又不够厚，于是就到pn的交界处，这时右边的n端是逆偏压，于是就很容易就过去了。
所以，左边的n为射极（emmiter，发射电子），中间P为基极（base），右边n为集极(collector,收集电子嘛）理解了npn，那么pnp就好办，如图2。
图2清楚的表示了latch up的回路。
左边是npn，右边是pnp，图3是电路示意图。
大家可以看出，P－sub既是npn的基极，又是pnp的集极；n－well既是既是pnp的基极，又是npn的集极，所以说，每一个transistor的集极（collector）与另一个transistor的基极（base）相连。
那么电流怎么走呢？比如在P＋加5V-->电洞被从P＋推到N well-->越过n well再到p sub-->这个时候，大家注意，电洞有两条路可走，一是跑到NMOS的N＋，二是跑到旁边的Nwell，nwell比n＋深，当然更好去，所以电洞又回去了。
ESD,Latch-up测试 介绍
ESD Design Window
Pin Combination in HBM/MM ESD Testing
10
0
0 -10
50
100
-20
-30
MM
150
•The CDM discharge is 100x faster than HBM or MM •The peak current can be 40x that of an HBM pulse
200
ns
ESD/Latch-Up
但测试过程中出现异常,虽经由操作人员做重置(Re-set)或重开机 也不能回复功能, 这种情况大概产品已损伤严重, 仅符合D级判定 结果.(这属不合格)。
依IEC 61000-4-2法规建议,产品采购验证必须符合A级或B级的 判定才能接受, C级和D级判定是不合格的.
ESD/Latch-Up
4.抗栓鎖(Latch-Up)測試主要國際規範:
*JEDEC EIA/JESD78A 電子工業協會 *AEC-Q100-004-REV-C 汽車電子協會
ESD/Latch-Up
Special
IEC 61000-4-2 放 电 示 意 图
IEC 61000-4-2 放 电 Waveform
IEC 61000-4-2 测试结果评估判定
ESD测试结果评估须按被测试产品功能受影响的程度做判定, 依法规系将受影响的程度分为四级,说明如下：
Level 1 2 3 4
latch up 原理 -回复
latch up 原理-回复latch up 原理，是指在集成电路中由于不恰当的设计或操作而导致的一个临时的、不可逆转的电气现象。
当发生latch up时，集成电路往往会损坏甚至失效。
因此，了解latch up原理对于集成电路的设计和安全非常重要。
本文将逐步解析latch up原理，帮助读者深入了解这一现象。
首先，我们需要了解latch up的定义。
latch up是指在CMOS集成电路中，当正负输入端的电压超过一个特定的阈值时，导致PNPN结构内部失去控制，集成电路形成一个自维持的失控状态。
这个状态将持续下去，直到外部干扰因素消除或集成电路损坏。
那么，为什么会发生latch up呢？这是因为CMOS集成电路中的PNP 和NPN结构之间的正反馈效应。
当PNP结构的发射极上的电流增加时，会导致NPN结构的基极电流增加，反之亦然。
这种相互关联的正反馈效应可以引起latch up。
接下来，我们来看latch up发生的条件。
latch up需要满足以下两个条件：1. 存在一个PNPN结构，即CMOS集成电路中的PNP和NPN结构。
2. 正反馈效应，即PNP结构上的电流增加会导致NPN结构上的电流增加，反之亦然。
那么，如何避免latch up呢？以下是几个避免latch up的方法：1. 使用良好的电源设计。
电源抗扰度越高，latch up的可能性越小。
例如，可以添加阻抗较高的滤波电容和电感来降低电源的功率噪声。
2. 正确选择工艺和材料。
合理选择工艺和材料，可以减少PNP和NPN 结构之间的正反馈效应。
例如，使用低掺杂的基底可以减小PNPN结构的电流增益。
3. 使用良好的布局设计。
合理规划电路布局，减少PNP和NPN结构之间的相互影响。
例如，将PNP和NPN结构放置在尽可能远的位置，或者采用屏蔽层隔离电路。
4. 使用保护设计。
添加保护电路，当电路出现latch up时能够及时切断电源，以防止电路损坏。
例如，可以添加过电流保护电路或过压保护电路。
ESD,Latch-up测试 介绍
*ESDA DS5.3.2 (草案) 美國靜電協會
2. 非插座式器件充電模型 CDM (Non-Socketed CDM)
*ESDA STM5.3.1美國靜電協會 *JEDEC EIA/JESD22-C101-B
電子工業協會
*AEC-Q100-011-REV-A 汽車電子協會
ESD的一般要求 *HBM: >=2kV (軍標亦要求>2kV) *MM: >=200V *CDM: >=700V~1000V
ESD Design Window
Pin Combination in HBM/MM ESD Testing
判定等级
受ESD影响现像
A
测试过程功能完全正常,不受影响
B
功能暂时性受影响,但可自动回复
C
功能受ESD影响出现异常, 须人为重置或重开机排除.
D
重开机功能也不能回复, 已损坏.
IEC 61000-4-2 ESD测试判定等级
结果 合格 合格 不合格 不合格
ESD/Latch-Up 2. IC ESD Test
ESD/Latch-Up
1. 电子产品ESD测试介绍
* 整机产品ESD Test (System ESD Test)
a). Contact Discharge b). Air Discharge
* IC ESD Test
a). HBM-Human Body Model b). MM-Machine Model c). CDM-Charged Device Model
電子工業協會
*AEC-Q100-002-REV-C 汽車電子協會
latch-up版图
latch-up原理分析
I n Out N+ P+ P+ Q1 Q2 N+ N+ P+
R w ell N w ell P- e p i
R su b P+s u b
华侨大学厦门专用集成电路系统重点实验室
Copyright by Huang Weiwei
latch-up原理分析
I n Out N+ P+ P+ Q1 Q1 Q2 OUT R su b P+s u b R su b Q2 OUT N+ N+ P+ R w ell
R su b
Q2
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latch-up原理分析
I n Out N+ P+ P+ Q1 Q2 N+ N+ P+ R w ell N w ell P- e p i R su b P+s u b
Latch up的具体原因5 5 产生Latch up
OUT Q1
R w ell
R su b
Q2
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latch-up原理分析
I n Out N+ P+ P+ Q1 Q2 N+ N+ P+ R w ell N w ell P- e p i R su b P+ s u b
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latch-up保护方法
latch up 原理
latch up 原理latch up是一种常见的电路现象，特别是在模拟电路中，它会导致电路性能的恶化，甚至可能导致电路的崩溃。
本文将介绍latch up 的原理、现象、危害以及预防措施。
latch up是由于电路中的晶体管或其他电子元件在特定电压下导通，形成了一个或多个连续的电子通道，导致电路中的其他元件无法正常工作。
通常，latch up的产生需要两个条件：一是电路中存在连续的电流通路；二是电路中的电压达到特定值，使得电子在通道中的传输速度超过信号的传播速度。
latch up发生后，电路的性能会受到严重影响。
首先，latch up 会导致电路的延迟增加，从而影响电路的工作频率。
其次，latch up 还会导致电路的噪声容限降低，使得电路对噪声的敏感度增加。
此外，latch up还会导致电路的功耗增加，从而影响电路的散热性能。
latch up不仅会影响电路的性能，还可能导致电路的崩溃。
当latch up持续存在时，它会不断消耗电路中的电源和地电平，导致电源和地之间的电压波动，从而影响电路中的其他元件。
此外，latch up 还可能导致电路中的其他电子元件过热，从而引发火灾等安全问题。
四、预防措施为了防止latch up的发生，我们可以采取以下措施：1. 优化电路设计：在电路设计中，应避免使用连续的电流通路，避免使用高电压和高电流的工作模式。
同时，应合理分配电源和地的位置，以减少电源和地之间的干扰。
2. 使用抗latch up材料：在选择电子元件时，应选择具有抗latch up特性的材料，如低导通电压、低导通电阻的晶体管等。
3. 增加去耦电容：在电路中增加去耦电容可以减少电源和地之间的干扰，从而减少latch up的发生。
4. 调试和测试：在电路调试和测试过程中，应使用示波器等工具监测电路中的电压和电流变化，及时发现和处理latch up问题。
总之，latch up是一种常见的电路现象，它会导致电路性能的恶化，甚至可能导致电路的崩溃。
latch_up分析
闩锁效应（latch up）闩锁效应（latch up）是CMOS必须注意的现象，latch我认为解释为回路更合适，大家以后看到latch up就联想到在NMOS与PMOS里面的回路，其实你就懂了一半了.为什么它这么重要因为它会导致整个芯片的失效，所以latch up是QUAL测试的一种，并且与ESD（静电防护）紧密相关。
第一部分latch up的原理我用一句最简单的话来概括，大家只要记住这句话就行了：latch－up是PNPN的连接，本质是两个寄生双载子transisitor的连接，每一个transistor的基极（base）与集极（collector）相连，也可以反过来说，每一个transistor的集极（collector）与另一个transistor的基极（base）相连，形成positive feedback loop（正回馈回路）,下面我分别解释。
我们先复习什么是npn，如图1，在n端加正偏压，np之间的势垒就会降低，n端电子为主要载流子，于是电子就很开心地跑到p,其中有一部分电子跑得太开心了，中间的p又不够厚，于是就到pn的交界处，这时右边的n端是逆偏压，于是就很容易就过去了。
所以，左边的n为射极（emmiter，发射电子），中间P为基极（base），右边n为集极(collector,收集电子嘛）理解了npn，那么pnp就好办，如图2。
图2清楚的表示了latch up的回路。
左边是npn，右边是pnp图3是电路示意图。
大家可以看出，P－sub既是npn的基极，又是pnp的集极；n－well既是既是pnp的基极，又是npn的集极，所以说，每一个transistor的集极（collector）与另一个transistor的基极（base）相连。
那么电流怎么走呢比如在P＋加5V-->电洞被从P＋推到N well-->越过n well再到p sub-->这个时候，大家注意，电洞有两条路可走，一是跑到NMOS的N＋，二是跑到旁边的Nwell，nwell比n＋深，当然更好去，所以电洞又回去了。
latch up标准
latch up标准Latch-up是一个电路问题，可能会导致芯片失效，因此在芯片的可靠性测试中是一个很重要的问题。
带有负反馈的集成电路在不适当的使用下可能引起电路中的正反馈回路，使其失去控制，这种情况称为Latch-up。
Latch-up出现在芯片设计不合理或者工艺制备工艺不合理的情况下，Latch-up会导致芯片销毁。
因此，研究Latch-up现象并提高集成电路的可靠性，是集成电路工业和学术界都十分关注的问题。
Latch-up的现象和成因Latch-up的发生表现为电路的电压和电流异常增大，导致芯片工作不正常，性能下降，甚至烧毁芯片。
Latch-up的形成主要是由于CMOS工艺兼容性等方面的原因，导致PNP及NPN晶体管集成电路中的短路问题。
CMOS技术在很大程度上取代了传统的NMOS技术，CMOS电路中经常使用P-型场效应晶体管，使得Latch-up问题变得更加复杂。
CMOS集成电路中，源漏极之间有一个隔离电阻，若该电阻失效或范围不够大，定向之间的反馈回路就会让某一个晶体管变成双极晶体管，当该点电流过大时就会导致芯片失效。
还有一些因素也能触发Latch-up现象，如操作温度、操作电源电压的大小、进入和退出Latch-up的时间等等，这些因素都有可能导致Latch-up的发生。
测试方法与标准Latch-up研究需要精细的实验手段和测试方法。
为了保证实验可重复性，需要遵循ISO 7637、IEC 61000-4-2等标准在电路板中注入不同强度的电源干扰，然后测试芯片的响应情况。
使用器件特征活检，必须采用复杂的特性打印和曲线分析技术进行测试，以识别和量化特定器件的Latch-up行为。
国家实验室的研究人员利用美国无分类信息法最高机密产生的独特电信号，对各种电路进行了Latch-up分析测试。
在这个过程中，研究人员考虑了多种因素，例如工艺、设计、芯片面积和材料。
在实验结果中，他们观察到Latch-up电流可以达到几个安培特级，芯片温度可能会上升到数百摄氏度。
ESD,Latch-up测试 介绍
ESD 测试设备
ESD
HBM / MM/ CDM
Latch-up
There are three models in IST used to perform the ESD testing, ESD(HBM/MM/CDM)
ESD / Latch-up capability :
Model-1（256 pin）: Zap Master 7/4, 256 pins
*Trigger Current/Voltage(激發電流/電壓)
1. I/O: (一般管腳) 正電流: +100mA 負電流: -100mA 2. Power Pin (電源管腳): 1.5xVmax.
以上為JEDEC 78A之規定 AEC對於I/O管腳需加測電壓激發至1.5xVmax
ESD/Latch-Up
2.1人體模型(HBM-Human Body ) Model
*MIL-STD-883G Method 3015.7 notice 8
美國軍標883
*ESDA STM5.1-1998 美國靜電協會 *JEDEC EIA/JESD22-A114-E
Special
IEC 61000-4-2 放 电 示 意 图
IEC 61000-4-2 放 电 Waveform
IEC 61000-4-2 测试结果评估判定
ESD测试结果评估须按被测试产品功能受影响的程度做判定, 依法规系将受影响的程度分为四级,说明如下：
+ +
+
Zapmaster 選項可以執行SCDM 測試
ESD/Latch-Up 器件充電模型波形
高電流 8.0
芯片IC测试专栏—LatchUp测试
芯片IC测试专栏—LatchUp测试大家都知道IC芯片的可靠性是芯片能不能正常量产的重要指标，那么IC的可靠性都包括哪些呢？ESD（HBM，CDM），HTOL（老化测试）,HAST(封装可靠性测试),BHAST（偏压可靠性测试），当然还有芯片的LatchUp测试，本文中，我不会介绍为什么要进行LatchUp 测试，只是要介绍一下LatchUp到底要测什么，测试条件是怎么样的？首先，消费级IC芯片的LatchUp测试主要依据标准JESD78进行测试，当然，会有专门的仪器设备进行测试，通常IC芯片出来之后，会委托第三方实验室进行LatchUp测试，（第三方实验室可以出一个测试报告，这样客户的认可度会比较高，而且设备仪器不用购买以及维护）。
那么详细的测试条件和测试步骤分别是什么呢？首先，是环境温度，有两种，第一种就是在常温进行测试；另外一种就是规定温度下的测试，如最大运行温度，最大运行结温，或者是客户指明的温度等等。
这一条件，只需要告诉第三方实验室即可设置。
然后呢就要进行Latchup的测试，主要分为3个部分，其实可以总结为两部分，一是电流测试，另一个是电压测试：1.电流测试电流测试分为两部分，正电流测试（灌入电流）和负电流测试（拉电流），主要是对普通IO进行电流测试。
正电流测试负电流测试上面两张图描述了正负电流测试过程中芯片电源和测试IO的电压波形。
大概如下：测试开始时，给芯片VDD上电，然后测量一个正常情况下的VDD的耗电值，Inormal，之后，给IO加电压（正电流测试时，加最大电压，负电流测试时，加最小电压），然后，对IO进行正负电流的测试，那么IO上的电压会升高或者降低（注意：IO引脚上的电压会限压，防止芯片是因为过压而损坏，具体计算公式在测试标准有），过一段时间之后（至少10us，最大1s）, IO 上的正负电流去掉，稳定一段时间之后，再次测量VDD的耗电，Inormal2，比较前后两个电流值，进行判断，如果Inormal <=25mA,那么Inormal2必须小于Inormal+10mA，如果Inormal >25mA，那么Inormal2必须小于1.4*Inormal。
latch up闩锁效应原理及形成的原因
latch up闩锁效应原理及形成的原因
Latch-up闩锁效应是指在CMOS电路中，由于寄生的PNP和NPN双极性晶体管相互影响而形成的一种现象。
具体如下：
1. 低阻抗通路：当两个BJT（双极性晶体管）导通时，会在电源VDD和地线GND之间产生一个低阻抗通路。
2. 大电流流过：这个低阻抗通路会导致VDD和GND之间流过很大的电流，这可能会损坏电路或导致电路功能异常。
3. 触发条件：Latch-up的发生通常需要满足一定条件，比如电流、电压超过一定的阈值，或者是由于外部因素如静电放电（ESD）引起的电压瞬变。
4. 介质击穿：如果有一个强电场施加在器件结构中的氧化物薄膜上，可能会导致介质击穿，从而触发闩锁效应。
5. 金属化迹线损坏：在大电流的影响下，很细的金属化迹线可能会损坏，进一步加剧闩锁效应的后果。
Latch-up闩锁效应是CMOS电路中一个重要的可靠性问题，它的发生可能会导致电路的永久性损坏。
因此，在设计和制造CMOS 电路时，工程师会采取多种措施来防止闩锁效应的发生，例如通过改进芯片布局设计、增加保护结构、使用更高质量的材料等方式来降低其发生的风险。
latchup和GuardRing演示文稿
N+ P+
In Out P+ N+ P+ N+ P+ N+
N+ P+
Nwell P- epi
Nwell Latch up path
P+sub
Nwell P- epi
In
Out
P+
N+
Q1
N+ P+
Q2
P+sub
Rsub
OUT Q1
Rwell
产生Latch up的具体原因1
1. Latch up产生原因1 芯片一开始工作时 VDD变化导致Nwell和Psub间的 寄生电容中产生足够的电流， 当VDD变化率大到一定地步， 将会引起Latch up.
Rsub Q2
latch-up原理分析
In
N+ P+ Rwell
Nwell P- epi
Out
P+
N+
Q1
N+ P+
Q2
P+sub
Rsub
产生Latch up的具体原因5
OUT
Rwell
Q1
Rsub Q2
5. Latch up产生原因5 阱侧面漏电流过大，也有可能会引起闩锁。
latch-up原理分析 产生Latch up的具体原因5(2)
latchup和GuardRing演示文稿
参考文献
1 . Alan Hastings著 . 张为 译 . 模拟电路版 图的艺术.第二版 . 电子工业出版社 . CH13
本章主要内容
Latch-up原理分析
CH8
Latch-up的防护
latch up闩锁效应及解决方法
Latch Up（闩锁）效应及解决方法1. 什么是Latch Up效应？Latch Up效应是一种电子器件中的不可逆转的故障现象，当器件中的电流和电压超过其设计范围时，会导致器件处于一种持续的高电流状态，无法恢复正常工作。
这种效应通常发生在集成电路（IC）中，特别是CMOS（互补金属氧化物半导体）技术的IC中。
Latch Up效应是由于CMOS结构中的PNPN四层结构产生的。
当PNPN结构中的正向电流和反向电流同时大于一定的阈值时，就会导致PNPN结构中的PNP晶体管和NPN晶体管同时进入饱和状态，形成一个正反馈回路。
这个回路会导致电流无限增大，从而造成器件的失效。
2. Latch Up效应的原因Latch Up效应的主要原因有两个：2.1 器件内部结构CMOS器件中的PNPN结构是Latch Up效应的主要原因之一。
当器件内部的PNP晶体管和NPN晶体管同时进入饱和状态时，就会形成一个正反馈回路，导致电流无限增大。
2.2 外部环境因素外部环境因素也可以引起Latch Up效应。
例如，电压过大、电流过大、辐射、温度过高等都可能导致器件发生Latch Up效应。
3. Latch Up效应的影响Latch Up效应会导致器件失效，严重影响器件的性能和可靠性。
具体影响如下：3.1 功耗增加Latch Up效应会使器件处于高电流状态，导致功耗大大增加。
这不仅会浪费能源，还会导致器件发热严重，影响器件的工作温度范围。
3.2 逻辑错误Latch Up效应会改变器件的逻辑状态，导致器件输出错误的逻辑信号。
这会严重影响系统的正常工作。
3.3 器件损坏持续的高电流会导致器件损坏，甚至烧毁。
这不仅会造成经济损失，还会影响系统的可靠性和稳定性。
4. Latch Up效应的解决方法为了避免Latch Up效应对器件造成的影响，可以采取以下解决方法：4.1 增加阻抗通过增加器件内部的阻抗，可以限制电流的流动，从而减轻Latch Up效应的影响。
LatchUp的起因,经过,结果（转载节选）
Latch Up的起因，经过，结果（转载&& 节选）在CMOS制程里，这种情况就是由于npn或pnp结构形成的放大电路造成的。
所以要了解latch up现象，就必然首先了解放大电路是如何构成的，而最根本的就归结到npn或pnp晶体管是如何工作的。
了解晶体管的工作原理是研究latch up的重点。
而解决这一问题的关键又在于了解放大电路是如何构成的，这是两个方面，以下着重讨论。
一、晶体管的工作原理半导体工艺中，由高纯度的本征半导体进行掺杂，从而形成不同的形态。
如果掺杂5价原子因电子数大于空穴数即称为n型半导体，若掺杂3价原子因电子数小于空穴数即称为p 型半导体。
空穴和电子都能搬运电荷，因而称载流子。
将两种形态的半导体相邻结合到一起，由于彼此所含电子和空穴数浓度不同，因而相互扩散，由浓度高的向浓度低的地方移动，电子和空穴会在一定时间内相互结合而消失，以保持中性，这样形成一段没有载流子的空间，称为耗尽层。
耗尽层存在电位差，有电场的存在，称之为内电场。
在电场的作用下载流子发生定向移动，称之为漂移。
扩散使电场增加，空间电荷范围加大，而漂移则在减弱空间电荷范围。
这种将pn相邻结合到一起制成的晶体结构，称之为pn结。
pn结在没有外力的情况下，处于热平衡状态，这种平衡状态是处于动态之中的，即扩散运动与漂移运行达成的平衡状态。
pn结的外加电压，如果p端的电位高于n端的电位，这样的外电电场削弱了内电场，有利于多数载流子的扩散，形成从p流向n的电流，称为正向偏置，反之，载流子则几乎不发生移动，称为反向偏置。
反向电压大于某一值时，会有导致pn结击穿，称为齐纳击穿或隧道击穿。
另一种情况，是pn结两侧的杂质浓度过小，在高的反向电压作用下，引起价键的断裂，从而使电流成倍增加，称为电子雪崩现象或雪崩击穿。
pn结制作成元器件使用就是二极管。
pn结，p区空穴向n区扩散，n区电子向p区扩散，在相遇处复合。
p区空穴扩散后留下负离子，而n区电子扩散后留下正离子，形成由n指向p的内电场。
第八章 latch-up 和 GuardRing
华侨大学厦门专用集成电路系统重点实验室
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latch-up原理分析
产生Latch up的具体原因 的具体原因5 产生 的具体原因
OUT Q1 Rwell
Rsub
Q2
5. Latch up产生原因 产生原因5 产生原因 阱侧面漏电流过大，也有可能会引起闩锁。 阱侧面漏电流过大，也有可能会引起闩锁。
latch-up保护方法
1.多子 多子GuardRing ： 多子 P+ Ring环绕 环绕NMOS并接 并接GND； 环绕 并接 ； N+ Ring环接 环接PMOS并接 并接VDD。 环接 并接 。
防止闩锁的方法5（ ） 防止闩锁的方法 （2）
防止闩锁的方法5 使用Guardring： 防止闩锁的方法 使用 ：
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latch-up原理分析
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CMOS电路中在电源 电路中在电源VDD和地线 和地线GND之 电路中在电源 和地线 之 间由于寄生的PNP和NPN相互影响可能会产生 间由于寄生的 和 相互影响可能会产生 的一低阻抗通路， 的一低阻抗通路，使VDD和GND之间产生大 和 之间产生大 电流，这就称为闩锁效应 闩锁效应（ 电流，这就称为闩锁效应（latch up）。 ） 随着IC制造工艺的发展，集成度越来越 随着 制造工艺的发展， 制造工艺的发展 产生latch up的可能性会越来越高。 的可能性会越来越高。 高，产生 的可能性会越来越高
latch_up分析
l a t c h_u p分析(总11页) -CAL-FENGHAI.-(YICAI)-Company One1-CAL-本页仅作为文档封面，使用请直接删除闩锁效应（latch up）闩锁效应（latch up）是CMOS必须注意的现象，latch我认为解释为回路更合适，大家以后看到latch up就联想到在NMOS与PMOS里面的回路，其实你就懂了一半了.为什么它这么重要？因为它会导致整个芯片的失效，所以latch up是QUAL测试的一种，并且与ESD（静电防护）紧密相关。
第一部分 latch up的原理我用一句最简单的话来概括，大家只要记住这句话就行了：latch－up是PNPN 的连接，本质是两个寄生双载子transisitor的连接，每一个transistor的基极（base）与集极（collector）相连，也可以反过来说，每一个transistor 的集极（collector）与另一个transistor的基极（base）相连，形成positive feedback loop（正回馈回路）,下面我分别解释。
我们先复习什么是npn，如图1，在n端加正偏压，np之间的势垒就会降低，n 端电子为主要载流子，于是电子就很开心地跑到p,其中有一部分电子跑得太开心了，中间的p又不够厚，于是就到pn的交界处，这时右边的n端是逆偏压，于是就很容易就过去了。
所以，左边的n为射极（emmiter，发射电子），中间P为基极（base），右边n为集极(collector,收集电子嘛）理解了npn，那么pnp就好办，如图2。
图2清楚的表示了latch up的回路。
左边是npn，右边是pnp图3是电路示意图。
大家可以看出，P－sub既是npn的基极，又是pnp的集极；n－well既是既是pnp的基极，又是npn的集极，所以说，每一个transistor的集极（collector）与另一个transistor的基极（base）相连。
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Latch Up的起因，经过，结果（转载&& 节选）在CMOS制程里，这种情况就是由于npn或pnp结构形成的放大电路造成的。
所以要了解latch up现象，就必然首先了解放大电路是如何构成的，而最根本的就归结到npn或pnp 晶体管是如何工作的。
了解晶体管的工作原理是研究latch up的重点。
而解决这一问题的关键又在于了解放大电路是如何构成的，这是两个方面，以下着重讨论。
一、晶体管的工作原理半导体工艺中，由高纯度的本征半导体进行掺杂，从而形成不同的形态。
如果掺杂5价原子因电子数大于空穴数即称为n型半导体，若掺杂3价原子因电子数小于空穴数即称为p型半导体。
空穴和电子都能搬运电荷，因而称载流子。
将两种形态的半导体相邻结合到一起，由于彼此所含电子和空穴数浓度不同，因而相互扩散，由浓度高的向浓度低的地方移动，电子和空穴会在一定时间内相互结合而消失，以保持中性，这样形成一段没有载流子的空间，称为耗尽层。
耗尽层存在电位差，有电场的存在，称之为内电场。
在电场的作用下载流子发生定向移动，称之为漂移。
扩散使电场增加，空间电荷范围加大，而漂移则在减弱空间电荷范围。
这种将pn相邻结合到一起制成的晶体结构，称之为pn结。
pn结在没有外力的情况下，处于热平衡状态，这种平衡状态是处于动态之中的，即扩散运动与漂移运行达成的平衡状态。
pn结的外加电压，如果p端的电位高于n端的电位，这样的外电电场削弱了内电场，有利于多数载流子的扩散，形成从p流向n的电流，称为正向偏置，反之，载流子则几乎不发生移动，称为反向偏置。
反向电压大于某一值时，会有导致pn结击穿，称为齐纳击穿或隧道击穿。
另一种情况，是pn结两侧的杂质浓度过小，在高的反向电压作用下，引起价键的断裂，从而使电流成倍增加，称为电子雪崩现象或雪崩击穿。
pn结制作成元器件使用就是二极管。
pn结，p区空穴向n区扩散，n区电子向p区扩散，在相遇处复合。
p区空穴扩散后留下负离子，而n区电子扩散后留下正离子，形成由n指向p的内电场。
正向偏置时，p 区不断提供复合留下的负离子，n区则复合留下的正离子，使得内电场范围缩小，扩散运动大于漂移运动，平衡状态发生破坏，因而有电流的产生。
反向偏置，少数载流子的漂移处于优势，但因少数载流子浓度太低，引起的反向电流远小于正向电流。
所以问题关键在于扩散与漂移运动是否平衡。
半导体三极管，存在两个pn结，了解半导体三极管的工作原理就是要了解这两个pn结的平衡状态，在发生什么变化。
这是三极管的符号，B(base)代表基电极，C(collector)代表集电极，E(emitter)代表发射极。
晶体管的制作要求，从浓度大小来看，发射区最大，集电区最小。
从尺寸看，集电区最大，基区最小。
如果条件不能满足，晶体管将无法工作。
以下以基极接地(共基极)为例进行分析：如上图所示，在E-B之间加正向偏置，在B-C之间加反向偏置。
此时发射区的电子浓度上升，在正向偏置的情况下，大部分电子都扩散到基区因为基区很薄，有少部分电子流出，但大部分在电场的作用下，漂移到集电区。
其中有些情况，比如基区向发射区的漂移(发射区很高的杂质浓度)，集电区向基区的扩散等微乎其微(反向偏置)，所以可以忽略。
所示npn的能够工作，除了发射区浓度很高，基区很薄，还有保证E-B正向偏置，B-C反向偏置。
相应电流关系如下：Ie=Ib+Ic。
假设Ie占Ic的比例为a,即Ic=aIe,Ib=(1-a)Ie 称为电流传输率。
Ic/Ib=(Iea)/[(1-a)Ie]=a/(1-a)设定a/(1-a)为β，称为电流放大倍数。
通过比例关系可知，如果电流传输率为90%，电流放大9倍。
换句话如果电流传输率为99%,电流将放大99倍。
90%到99%,放大倍数的骤增，可以想像Ib只要有小的变动，电流放大倍数就有大的变化。
如此可见，晶体管是电流控制器件。
二、放大电路是如何构成及触发条件现在进行实际操作，为了分析方便，以如图所示的电路具体进行分析。
对应CMOS的简单版图如下：以下来看一下对应的剖面图。
任何相邻的pnp或npn都可以构成晶体管，所以考虑起来似乎比例麻烦!!从晶体管偏置来看，npn的发射区为衬底上的任一n+型区域，集电区为nwell及nwell上的n+。
此时npn,基区接vss 发射区接vss/in/out,集电区接vdd。
就正反偏的原则来看，只要发射区联接电压小于vss,即npn可以触发。
而另一边的pnp,基区接vdd,发射区接out/vdd/in，集电区接vss,触发的可能就是发射区电位高于vdd。
从浓度与尺寸来看,也就是发射区浓度最高，基区尺寸最小，集电区有足够的大。
基区的尺寸在npn管看来，似乎比较乐观，可惜npn的构成是横向的，也就是说如果把pmos与nmos画得太近的话就有问题了。
对nwell 来说，如果nwell的厚度很薄，因为npn的形成是在衬底横向的，而pnp却是在nwell中的纵向。
nwell厚度足够的薄，意味着势垒相对较低，实现触发的可能性很大。
对于日新月异的现在科技来讲，尺寸在不断的缩小，这也是在表明基区在逐渐的变小，触发的可能突显出来。
我们提到了正反偏的触发和浓度及尺寸的触发，现在我们不得不对寄生电阻产生兴趣。
对上述电路中，nwell和p-sub上形成的寄生电阻最有可能影响到晶体管的触发。
R1是nwell寄生于pnp基区与发射区的电阻。
R2是p-sub寄生于npn的基区与发射区的电阻。
在正常情况下，没有过高或过低电压出现，浓度与尺寸不去考虑的情况下，R1拉低了pnp基区的电位，R2阻碍了npn基区电位的降低。
B-C反偏，B-E正偏的情况就会出现，触发的可能存在。
上面我们只是单方面的对一个管子进行分析，既然是存在在两个三极管在电路中，就有可能其中一个受另一个的影响。
当其中一个触发时，另一个晶体管有可能被这个晶体管触发。
当正反馈环路增益大于1时，触发就能维持并被不断放大。
三、一些解决办法的介绍通常我们提到减少latch up的可能时，都会想到加guard ring。
想法简单，而且我们从来就没有怀疑过，也没有真正考虑过，加guard ring这么几个词的意义何在。
更可惜的是，这种想法并不是我们自己的，是别人跟你讲，你就认同了，是被别人迷惑了还是被别人收买了呢？!!而且，你有没有发现，增加guard ring时有附加了design rule吗？做layout的真是自由，爱加多宽就加多宽，爱加几道就几道，孰不知，要是加出问题来，该归究谁的责任呢？!!如果加得太宽，增加了面积，增加的成本，老板可不会对你客气。
遗憾的是计算这个rule，确实可以写成一篇论文，然后买个好价钱，也可以天天过上老婆孩子热炕头的好日子。
回到正题，解决的方法多种多样，如果出发点不同，解决的方法也就各异。
比如可以在工艺上控制杂质浓度，基区尺寸，加外延层等。
对layout来讲，比较简单的还是加guard ring，主要的作用会在下面详细分析。
在电路上加钳位二极管控制电位，但对钳位二极管的开关速度等方面的参数需要慎重考虑。
上图为加guard ring后的效果。
[1]中认为在nwell中扩散n+或在p-sub中扩散p+所做的guard ring为多数载流子保护环，反之则为少数载流子保护环。
少数载流子保护环作用是先于寄生集电区，提前收集会引起触发的少数载流子。
这种结构对横向寄生晶体管有效，但对纵向晶体管几乎没有作用。
而且这种保护环并不见得都要成封闭状态，它应该包围在潜在的发射区。
多数载流子保护环，在局部位置减轻了寄生电阻，并且在对发射区的远近上，分别称为弱势结构和强势结构。
强势结构较为有效，因为它靠发射区较近，有电流导向的作用。
上图中所加的guard ring中，从左到右，依次为强弱弱强结构。
建议多打nwell contact和p-sub contact，以减轻连入的寄生电阻。
上述办法，完全是针对layout而言的。
其他的解决方法也只能靠制程的工程师做相应的对策了。
例如：2. 加深Isolation.就是在NMOS和PMOS之间加隔离，比如STI(0.25um以下)和FieldOX(0.35um以上)。
但是，隔离深度总是有限的，电子或空穴总有办法绕过去。
3. SOI。
Silicon on Insulator,在Si的表面加一层SiO2，使well或者N+无法直接与P-sub连接，这样电子或空穴就到不了下面。
4. Retrograded well，倒阱，用高能离子注入将杂质打入阱底部，这种阱不像常规的阱表面浓度最高，阱底部浓度最低，而是正相反，所以叫做倒阱。
这个概念极为重要！下面的浓度很大，那么电子或空穴到了基极以后，高浓深井可以有效的增加复合，就不想到集极去了，降低bipolar的放大系数，使没有backbias偏置的晶体管免于latch-up。
5. EPI wafer。
这也是一个重要的概念，在heavy doped substrate上面，加上一层轻微掺杂的EPI layer，这就是EPI wafer。
当这层EPI layer够薄的时候，pnp的载流子就不想去npn 了，而是跑到更舒服的heavy doped substrate，因为heavy doped底材的浓度比P－sub的掺杂浓度高多了。
很明显，EPI layer越薄越好，3um的EPI layer，trigger current（引发latch up的电流)最大,最不容易发生latch up。
但是不能太薄，不然底材的离子就扩散到EPI layer里面，造成离子浓度改变。
这是用EPI wafer的原因，EPI wafer缺点只有一个：贵！6. Design rule。
这个很简单，在design的时候，会规定P＋，N＋的距离，guard ring离P ＋，N＋的距离等等。