小数N分频频率合成器的原理和实现
第2章频率合成器的工作原理与主要部件
§2-3 压控振荡器
§2-3 压控振荡器
一.对于压控振荡器,一般应该考虑如下的要求:
Vm
2
(
e )
Vm
2
(3
e )
§2-2-1 门鉴相器-----与非门
由此,可以画出与非门鉴相器的
vd (t) ~e 关系图
Kd
Vm
2
§2-2-1 门鉴相器-----异或门
Vd VRVV
§2-2-1 门鉴相器-----异或门
§2-2-1 门鉴相器-----异或门
从图中可以看出,异或门输出的波形为输入波形周期的一半
二.电流型鉴频鉴相器
C1,C2和R构成积 分滤波网络.
场效应管BG3为源 极输出器,误差电 压从源极输出,加 到压控振荡器上去 控制VCO频率的 变化.
二.电流型鉴频V 鉴A(j相)器I0(j)Z(j)
数字比相器对两个输入信号进行比相,比相后电流开关 在A点产生充电或放电电流I(t).
I(t)的宽度反映了两个输入信号的相位差值. I(t)的极性反映了两个输入信号的相位差的正或负值.
有比相作用,而脉冲上升沿不影响输出电 平.即对输入脉冲的宽度无一定要求. (2)由与非门2,3和4,5组成的两个RS触 发器具有记忆正负相位差的作用,它是此 比相器的关键部件.而与非门8具有比相 后的复原作用.
一.电压型鉴频鉴相器
2.恒压泵电路(书P56)
一.电压型鉴频鉴相器
3.鉴频原理 当输入信号基准信号和比较信号的相位
频率合成技术及其实现
第16卷 第6期V ol.16 N o.6重庆工学院学报Journal of Chongqing Institute of T echnology 2002年12月Dec.2002 文章编号:1671—0924(2002)06—0045—05频率合成技术及其实现Ξ张 建 斌(常州技术师范学院电信系,江苏常州 213001)摘要:综述了两种频率合成技术的原理、特点、工程设计应注意的问题及各种实现方法。
关键词:频率合成;锁相环;直接数字频率合成;FPG A ;DSP中图分类号:T N925+16 文献标识码:A0 引言高性能频率源是通信、广播、雷达、电子侦察和对抗、精密测量仪器的重要组成部分。
现代通信技术的飞速发展对频率源提出了越来越高的要求。
性能卓越的频率源均通过频率合成技术来实现。
频率合成技术是指将一个高稳定度和高精确度的标准频率经过一定变换,产生同样稳定度和精确度的大量离散频率的技术。
按频率合成技术的发展过程,可将频率合成的方法按其型式分为三大类:直接式频率合成器、锁相式频率合成器和直接数字式频率合成器。
在直接式频率合成器中,基准信号直接经过混频、分频、倍频、滤波等频率变换,最后产生大量离散频率的信号。
这种方法虽然频率转换时间短、并能产生任意小数值的频率间隔,但由于其频率范围有限,而更重要的是由于其中采用了大量的混频、分频、倍频、滤波等电路,使频率合成器不仅带来了庞大的体积和重量,耗电多、成本高,而且输出的谐波、噪声及寄生频率多且难以抑制,因而现在已很少使用。
1 频率合成器的原理1.1 锁相频率合成器[1]锁相频率合成器基于锁相环(P LL )进行工作,其基本组成如图1所示:图1 P LL 的基本组成 图1中,f r 为标准频率,发射系统中为晶体振荡器产生的标准频率信号,接收系统中为收到的标准频率信号。
f 0为锁相环路输出信号的频率。
当环路锁定时,则有f 0=Nf r 。
因此,通过频率选择开关改变分频比N ,可使压控振荡器的输出信号频率被控制在不同的频道上,其频道间隔即频率分辨率为f r 。
简述小数分频技术原理及其电路机理解析
简述小数分频技术原理及其电路机理解析摘要：本文主要介绍了小数分频技术的理论和故障机理分析关键字：小数分频；小数环；锁相环1引言1964年第一台全晶体管信号发生器的诞生，从此信号发生器便进入了飞速发展阶段。
伴随着电子技术的发展，电子测试测量方向对信号发生器的要求也日益提高，传统的整数锁相技术已经无法满足更高的技术要求。
2小数分频技术的背景及意义整数N分频锁相技术具有锁定频率的特性，可以把整机信号的频率锁定在参考时钟信号频率的整数倍上。
但同时，它在技术层面存在很多瑕疵，整机输出信号的频率只能以参考时钟信号频率的整数倍变化。
当我们需要更高的锁相环频率分辨率时，就只能降低参考时钟频率的大小，而这必然会影响信号发生器中的锁相环性能，导致信号的相位噪声指标变差，降低信号的频谱纯度。
因此，就必须利用其它方法来加强它的频谱纯度。
小数分频运用一种平均的思想来获得小数的分频比。
通过改变分频比的某位小数，就可以在不改变参考频率的情况下来获得较高的频率分辨率。
从而解决了传统整数N分频锁相环路鉴相频率和分辨率相互影响、相互冲突的矛盾。
采用小数分频技术，来提高鉴相频率既可增加环路带宽范围，加强反馈环路增益效果，提高频率转换效率，又可以降低因为大分频比N导致的相位噪声增大现象，从而可获得比整数N分频锁相环路更好的噪声性能，降低环路的相位噪声，提高频谱纯度。
小数分频锁相技术可以使分频比变为小数，对频率进行细分，获得任意小的频率步进，实现了极高分辨率的分频比，它具有频率分辨率高、锁相时间短、相位噪声低的优势。
3小数分频技术的原理小数分频顾名思义，即输出频率可以按参数输入频率的分数倍变化而变化。
其实现原理为：在多个分频周期中，使其某几个周期抽掉一个波形或者加入一个波形，从而在整个的平均计数周期中，得到一个小数分频比。
锁相频率合成器的基本特性是，每当可编程分频器的分频比改变 1 时，得到输出频率增量为参考频率 fr。
假设可编程分频器能提供小数的分频比，每次改变某位小数，就能在不降低参考频率的情况下提高参考频率分频比了。
小数N分频低相噪频率合成器设计
小数N分频低相噪频率合成器设计摘要:频率合成器是无线通信系统的重要组成部分，被称为系统的心脏。
换频时间及其频率稳定度、频率分辨率、相噪噪声是其关键参数。
本文介绍一种基于小数N分频的锁相环(PLL)，结合高稳压控振荡器(VCO)，输出精度准确，换频时间短，频率步进小的频率合成器，能实现每秒1000跳及以上的频率变换，切换频时间部超过20us。
1 绪论1.1课题研究的背景和意义从20世纪80年代以来，随着计算机、数字信号处理、扩频通信、自适应通信等现代电子信息技术的发展，各种先进的电子技术和新型的元器件被广泛地应用在现代军事通信领域。
跳频通信作为扩频通信的一种主要形式，由于其具有抗干扰、保密、抗截获和抗衰落等特点，并能做到频谱资源共享，在当前军事抗干扰通信系统中被广泛应用。
跳频通信系统的一项重要参数是频率的跳变速度，它在很大程度上决定了跳频通信系统抗跟踪式干扰的能力，这一点在电子对抗中尤为重要。
因此，高速的频率合成器就成为跳频通信系统中的关键部件之一。
本课题的主要任务是研制一个高跳速、高分辨率、高频谱纯度的小型化频率合成器，其设计基于集成的PLL芯片及高度稳定的VCO，能够满足高分辨率、高频谱纯度的频率合成器，系统能快速适应风云变化的战场环境，提高通信装备的灵活性。
本课题运用当今先进的器件资源和设计思想，研究具有高跳速、高分辨率、高频谱纯度的小型化频率合成器，实践军事通信的前沿技术，因此这是一项值得深入研究的课题。
1.2 国内外的研究现状随着现代电子技术进步和器件制造工艺的提高，目前频率合成主有三种方法：直接模拟合成法、直接数字合成法和锁相环合成法。
直接模拟合成法利用倍频（乘法）、分频（除法）、混频（加法与减法）及滤波，从单一或几个参考频率中产生多个所需的频率。
该方法频率转换时间快（小于100ns），但是体积大、功耗大，目前已基本不被采用。
直接数字合成（DDS）是从相位概念出发直接合成所需波形。
DDS应用在射频段的一个缺点是它的时钟频率要高于输出信号至少两倍，而如此高的时钟频率是不易实现的，并且D/A变换器的速度也限制了DDS的工作频率。
可调小数分频合成器曲-最新资料
可调小数分频合成器曲小数分频频率合成技术是20世纪70年代后期发展起来的一种新型合成技术。
它能够协调高工作频率和小频率间隔之间的矛盾,并且具有输出噪声低,抑制寄生边带干扰能力强等优点,因而应用范围很广。
例如在数字移动通信系统的设计过程中,经常采用跳频方法来提高通信系统的抗干扰、抗多径衰落能力。
因而要求快速跳频系统中的超快速跳频PLL能够在几十微秒(?%es)内稳定到所要求的相位和频率。
为达到此要求可采用由两个小数分频频率合成器构成的"乒乓"体系结构。
在这种系统中,当一个频率合成器作为本地振荡器工作时.另一个频率合成器的作用是锁定下一步要求的频率。
锁相频率合成器的工作原理是,当可编程分频器的分频比变化1时,得到输出频率增量为参考频率fr。
当需要提高频率分辨力时,需要减小参考频率fr,而锁相环内的环路滤波器的带宽必须小于参考频率fr,因而环路滤波器的带宽也要压缩。
环路的捕捉时间或跟踪时间就要增长,即频率合成器的频率转换时间加大。
若可编程分频器能够提供小数分频比,则每次改变某位或某几位小数,就能在不降低参考频率的情况下提高频率分辨力了。
虽然数字分频器本身无法实现小数分频,但依然可采用如下方法实现小数分频。
例如,N=7.5的小数分频,若能控制数字分频器先除一次7,再除一次8,这样交替进行,从输出的平均频率观测,即是实现了7.5的小数分频。
因此只要控制整数分频器的分频比按照某特定规律工作,即能实现小数分频。
若能将该特定规律用变量间的关系式表达出来,即是实现了可调小数分频功能了。
现举两个例子用来引导关系式的推出。
若要完成N.F=2.6的小数分频,其中N表示整数部分,F表示小数部分,则只要在每10次分频中,作4次除2,再作6次除3,就可以得到N.F=??2??+3??)=2.6若要完成N.F=62.45的小数分频,则只要在每100次分频中,作55次除62,再作45次除63,即可得到N.F=??6255+6345)=62.45则现总结关系式,若要完成N.F小数分频,N表示整数部分,F 表示小数部分,P表示小数部分F的位数,则:N.F={N??1-F)+(N+1)F}按照此思路,实现小数分频器的电路可由一个基本单环频率合成器和累加器、存储器构成。
一种高分辨率_小数分频频率合成器
N div = Y 1( Z) + Y 2( Z) ( 1 - Z- 1) + Y 3 ( 1 - Z- 1 ) ( 1
- Z- 1) = N . F ( Z) + ( 1 - Z- 1) 3 E3 ( Z)
( 1)
F er r( Z) = [ N div( Z) - N . F( Z) ] Fref=
4 期
郭桂良等: 一种高分辨率 小数分频频率合成器
5 17
通过比较简单的控制电路来实现大范围的整数/ 小 数分频的变化。经流片验证这种方法分频准确有效。
表 1 MASH 输出译码表 Tab. 1 Coding table for the MASH output
b2
b1
b0
0
0
0
0
0
1
Output level 0 1
1 小数分频频率合成器结构
传统的锁相环频率合成器由压控振荡器、鉴频 鉴相器、环路滤波器、分频器和参考频率源组成。频 率合成器的输出为f VCO = N ×f ref , 其中N 是整数, 用 于改变锁相环的输出频率。而传统的小数分频频率 合成器只有 N 和 N + 1 两种模式, 存在相差的连续 累加, 相位杂散较严重。为了消除杂散用sigm a-delt a 调制器来控制多模分频器的方案被提出[ 4-5] , 这种方 案在 N 不变的情况下, 实现 N . F 时( N 为自然数, . F 为小数) , 可直接利用多模分频器多个周期内平 均得到, 但如果N 和F 都需要大范围内变化, 控制比 较复杂, 对于硬件要求也比较高[ 4-7] 。有些方案芯片 中集成了R A M , 浪费了大量的面积[ 4] ; 而采用DA C/ PF D 的方法, 更是增加了设计的难度和复杂 度[ 7] ; 还有采用复杂的控制逻辑方案, 也增加了电路的开 销和设计复杂度[ 5-6] 。基于此, 文中提出了一种通过 简单控制即可在大范围内实现N 和F 的变化的小数 / 整数分频器, 如图1 所示。实现整数变化时, 不同于 传统小数分频器通过复杂的编程和控制实现, 通过 先设计一个[ - 3, 4] 宽度为 8 的不变窗口, 变化整数 时, 只需将窗口的中心位置进行移动, 窗口中心位置 即为分频的整数部分。小范围内窗口中心位置的移 动通过 c2、c1、c0 来实现, 大范围移动则还需要改变 计数器 B 计数值。控制简单, 电路复杂度低。
小数分频论文频率合成器论文
小数分频论文频率合成器论文摘要：本文进行了基于小数分频技术的频率合成器的研究与设计。
首先分析小数分频锁相的工作原理，随后设定了设计指标，进行控制部分设计、环路滤波器设计、压控振荡器的设计，从而实现基于小数分频技术的频率合成器。
并通过测试，其性能指标已达到设计要求。
关键词：小数分频；频率合成器；分频frequency synthesizer design based on fractional frequency division technologywang xiaoning(dalian air traffic controlstation,dalian116033,china)abstract:this article was based on fractional frequency synthesizer technology,research and design.first of fractional pll works,then set the design specifications,the control part of the design,loop filter design,the vco design,enabling technology-based fractional frequency synthesizer.and tested,its performance has reached the design requirements.keywords:fractional frequency division;frequencysynthesizer;frequency一、引言小数分频频率合成器是近年来出现的一种新技术，与传统的频率合成的技术方式相比，它具有分辨率高，相位噪声低的优点。
dds也是今年出现的一种新型技术，但是dds的工作频率一般较低，如果实现的频率合成器需要较高的频率，仅仅使用dds很难满足。
数字频率合成器的技术方案
数字频率合成器的技术方案在这个数字化的时代，频率合成技术已成为电子系统中的关键组成部分。
今天，我就来和大家分享一下关于数字频率合成器的技术方案，希望能为各位提供一个全新的视角。
一、方案背景频率合成器是一种能够产生多种频率信号的设备，广泛应用于通信、雷达、导航、仪器测量等领域。
随着数字信号处理技术的发展，数字频率合成器逐渐成为主流。
相比模拟频率合成器，数字频率合成器具有更高的频率精度、更低的相位噪声和更宽的频率范围。
二、技术方案1.基本原理数字频率合成器基于数字信号处理技术，通过数字信号处理器（DSP）对数字信号进行运算和处理，所需的频率信号。
其主要原理如下：（1）采用相位累加器（PhaseAccumulator）对输入的参考时钟信号进行累加，得到一个线性增长的相位值。
（2）将相位值映射到正弦波查找表（SinLookupTable），得到对应的正弦波采样值。
（3）通过数字到模拟转换器（DAC）将数字信号转换为模拟信号，再经过低通滤波器（LPF）滤波，得到平滑的正弦波信号。
2.关键技术（1）相位累加器相位累加器是数字频率合成器的核心部件，其性能直接影响到合成器的频率精度和相位噪声。
我们采用高性能的FPGA器件实现相位累加器，确保高速运算和低功耗。
（2）正弦波查找表正弦波查找表用于存储正弦波采样值，其大小和精度决定了合成器的频率分辨率和幅度精度。
我们采用16位精度，存储1024个采样点，以满足高精度需求。
（3）数字到模拟转换器（DAC）DAC将数字信号转换为模拟信号，其性能影响到合成器的输出信号质量。
我们选用高性能的DAC芯片，具有14位精度和500MHz的转换速率。
（4）低通滤波器（LPF）低通滤波器用于滤除DAC输出信号中的高频噪声，保证输出信号的平滑。
我们设计了一个4阶椭圆函数低通滤波器，具有-60dBc的带外抑制能力和50MHz的截止频率。
3.系统架构数字频率合成器系统架构如下：（1）输入接口：接收外部参考时钟信号和频率控制信号。
小数分频
7.3 、7.32
1.2 分频选择
• 以7.3分频为例： 要实现7.3分频，只要在10次分频中，做10-3=7次除7，3 次初8就可以得到：N=(7*7+3*8)/10=7.3。 • 以7.32分频为例： • 要实现7.32分频，只要在每100次分频中做100-32=68次除 7，32次除8，即可得到：N=(68*7+32*8)/100=7.32 • 所以，对于任何M.F分频： 都可以做(10-F)次除M，F次除(M+1)，即可得到 N=[(10-F)*M+F(M+1)]/10=[10*M-F*M+F*M+F]/10 =[10*M+F]/10=M.F
每进行一次分频，计数值为小数部分累计相加，如果大于10， 则进行N+1次分频，累计值再减去10；若小于10则进行 N次分频。
• 以方法对输入频率进行2.7次分频，分频器选择：
序列 累加 值 1 7 2 14 3 11 4 8 5 15 6 12 7 9 8 16 9 13 10 10 3
分频 系数
2
3
3
2
3
3
2
3
3
可见，在10次分频中进行了7次3分频和3次2分频
1.3 任意整数分频
(1)偶数分频
偶数分频是易于实现的。当计数器输出为0到N/2-1 时。时钟输出0或1，计数器输出为N/2时到N-1时，时 钟输出1或0，当计数器数到N-1时，复位计数器，如 此循环下去，就可以实现对输入频率的偶数分频。 这种方案可以有限度的调整占空比。 以4分频为例：
•可见，实现N.F的小数分频，只需要对输入信号做不同次数的 N分频和N+1分频，就要设方法将两种分频混合均匀。 •这种“均匀”工作是通过计数器来完成的。
小数分频频率合成器中Σ-Δ调制器设计与实现
小数分频频率合成器中Σ-Δ调制器设计与实现晏敏;徐欢;乔树山;杨红官;郑乾;戴荣新;程呈【摘要】介绍了一种应用于小数分频频率合成器的Σ-Δ调制器的设计,该调制器采用三阶级联的MASH1-1-1结构,并利用流水线技术,提高了调制器的工作频率.电路设计采用Verilog HDL硬件描述语言实现,基于QuartusⅡ工具进行测试验证,结果表明,调制器最高工作频率为240.56 MHz.最终采用SMIC 0.18μm CMOS 工艺,完成了电路版图设计.芯片面积为34148.5μm2,芯片总功耗为1.284 mW,与传统设计相比,面积降低了31.23%,功耗降低了46.14%.%This paper presented a design and implementation study of a three-order all-digital MASHΣ-Δmodulator,which can be used in Fractional-N Frequency Synthesizer applications.To achieve the de-sired operation frequency while providing low-power dissipation and small area,the pipelining technique was utilized in the design.The circuit was described by using the Verilog hardware description language, and the operating frequency of the modulator is 240.56 MHz based on QuartusⅡ.Eventually,the SMIC 0.18μm CMOS process was adopted,and the circuit layout was completed.The chip's area is 34148.5μm2 ,and the total power of the chip is 1.28 pared with traditional design,it can result in a 31. 23% area reduction and 46.14% power reduction.【期刊名称】《湖南大学学报（自然科学版）》【年(卷),期】2014(000)010【总页数】5页(P91-95)【关键词】调制器;频率合成器;MASH1-1-1;流水线技术;CMOS【作者】晏敏;徐欢;乔树山;杨红官;郑乾;戴荣新;程呈【作者单位】湖南大学物理与微电子科学学院，湖南长沙 410082;湖南大学物理与微电子科学学院，湖南长沙 410082; 中国科学院微电子研究所，北京 100029;中国科学院微电子研究所，北京 100029;湖南大学物理与微电子科学学院，湖南长沙 410082;湖南大学物理与微电子科学学院，湖南长沙 410082;湖南大学物理与微电子科学学院，湖南长沙 410082;湖南大学物理与微电子科学学院，湖南长沙 410082【正文语种】中文【中图分类】TN74频率合成器是无线通信射频前端的一个关键模块，其作用是为收发机射频前端产生频率源，进行频率变换和信道选择［1］.随着无线通信、数字电视、物联网等现代高科技技术的广泛应用和不断发展，对频率源的频率稳定度、频谱纯度和输出频率的精度要求越来越高，因此对频率合成器的性能要求也越来越高［2］.在频率合成器中，分频器是一个非常重要的模块，它是频率合成器能提供多个高精度频率信号并同时实现高频低功耗工作的关键和前提［3］.因此，对频率合成器中分频器的研究、设计与实现有重要的现实意义和工程应用价值.传统的频率合成器中分频器为整数分频结构，为了能产生相邻且频率间隔较小的信道频率，要求参考频率较小，分频系数较大，因此抗噪能力差［4］.基于Σ－Δ调制器技术的小数分频可以获得较高频率分辨率和极低的相位杂散，方便实现各种数字调制.本文采用MASH1－1－1结构，运用流水线技术，采用Verilog硬件描述语言，设计完成了一款应用于小数分频频率合成器的Σ－Δ调制器的设计；采用Verilog 硬件描述语言进行描述，最终采用SMIC 0.18μm CMOS工艺，完成了电路版图.1 小数N分频频率合成器小数N分频频率合成器的电路如图1所示，电路由鉴频鉴相器（Phase Frequency Detector，PFD）、电荷泵（Charge Pump，CP）、环路滤波器（Loop Filter，LPF）、压控振荡器（Voltage Control Oscillator VCO）及分频器构成.外部输入的参考频率与VCO经过分频后的频率进行比较，输出产生的相位差函数作用于电荷泵，经过环路滤波器滤除高频分量和噪声，成为压控振荡器的控制电压，通过不断反复调整，输出稳定的FVCO，达到锁定状态［5］.图1 小数分频频率合成器结构图Fig.1 The structure of fractional－N frequency synthesizer传统小数分频利用相位累加器进行设计，提高了分频器的分辨率，但同时给环路输出带来了信噪比低、输出频率的相位扰动增加等问题.为了获得良好的频率输出，Σ－Δ调制概念被引入小数分频器设计中，从而可获得高质量的小数平均功率输出.2 Σ－Δ调制器2.1 一阶Σ－Δ调制器一阶数字Σ－Δ调制器的Z域数学模型如图2所示［6］，可推算出传输函数为：式中：F（Z）为调制器小数部分输入；Eq1（Z）为量化噪声［7］.图2 一阶Σ－Δ调制器Z域模型Fig.2 The Zmodel of first－orderΣ－Δmodulator从传输函数可看出，（1－Z－1）项对量化噪声呈现出高通特性，可将由小数分频引起的量化噪声推向高频，再通过一个低通滤波器将噪声加以滤除，使得量化噪声对输出几乎没有影响.同时Σ－Δ调制器的输出为一个随机序列，受其控制的分频比也呈现随机性，从而保证了环路相位误差的随机性，消除了VCO控制电压的低频交流成分，减少了小数杂散［8］.2.2 MASH1－1－1Σ－Δ 调制器基于一阶的Σ－Δ调制器的频率合成器由于小数毛刺的影响很难在实际产品中得到应用，为了避免稳定性的问题而又能获得很好的噪声整形性能，可以通过将一阶和二阶的调制器级联，这就是Multi－Stage－Noise－Shaping（MASH）型调制器.MASH结构相对于单环结构更稳定，动态范围与阶数无关，更易采用流水线工作方式.级联的高阶Σ－Δ调制器可以将噪声推向高频处，再通过环路滤波器进行低通滤波，滤掉高频噪声，从而达到噪声整形的目的［9］.Σ－Δ调制器的阶数越高，噪声整形效果越好，然而随着阶数的提高，引入的量化噪声功率总量也增加，需要高阶环路滤波器来抑制它的高频噪声.一般情况下，2阶或者3阶Σ－Δ调制器就足以满足小数频率合成器的要求［10］.MASHΣ－Δ调制器一般由累加器结构的一阶调制器级联构成，也称MASH1－1－1结构.等效模型如图3所示，可以得出其传输函数：图3 三阶 MASH1－1－1调制器结构Fig.3 The structure of three－order MASH1－1－1modulator因此，高阶MASH调制器的噪声传输函数是阶数为3的高通滤波函数.在Z平面上，该噪声传输函数包含3个位于原点的极点和3个位于单位圆上的零点.同时，此调制器对输入信号只是起到原样保持的作用，因此不影响预先设置的平均分频比.在小数频率合成器中，有因此，可以得出：式（7）右边，第一部分是所需要的频率，第二部分是由于量化而引起的噪声，这个噪声会在输入VCO之前被低通滤波器滤除［11］.3 Σ－Δ调制器的设计与实现图4为MASH调制器的具体电路结构.累加器由16－bit流水线加法器和16－bit 寄存器组成.可以看出进位溢出要经过一个比较长的延时链，因此，需要使用一个1－bit寄存器以保证信号的同步［12］.噪声整形电路是为了消除前两级的量化噪声，提高了Σ－Δ调制器的性能［13］.图4 三阶MASH1－1－1调制器电路实现Fig.4 The circuit of three－order MASH1－1－1modulator16－bit加法器可以采用16－bit的全加器实现，然而较长进位输出会降低整个设计的工作频率.为了提高工作频率，采用4个级联的超前进位加法器（Carry－Look－Ahead，CLA）代替16－bit的加法器，以更快地产生进位.然而，随着位宽的增加，硬件消耗也呈指数级增加.解决的办法就是采用流水线技术，只需在CLA之间插入一个1－bit寄存器［14］.在常规的流水线加法器结构中，每级CLA输入需要额外添加寄存器与实际输入同步，同时输出也要添加寄存器来保证与输入同步，但由于Σ－Δ调制器的输入为固定值，可以将这些寄存器去除，而不会影响电路功能.图5为 MASH1－1－1的噪声整形电路.电路实现公式（8）的功能.图5 MASH1－1－1噪声整形电路Fig.5 The noise－shaping circuit of MASH1－1－14 结果分析当整数分频输入为FP＝8，小数分频输入IP＝2 772时，目标分频比可以计算得出为8.042 3，程序仿真结果如图6所示.将输出结果d＿out导出求出其平均值为8.042 3，与目标分频比一致，调制器功能正确.同时基于CycloneⅢ的EP3C5E144C7，对设计用QuratusⅡ进行验证，结果表明：最大工作频率为240.56MHz，与未采用流水线技术最大工作频率200.03MHz相比有较明显的提升.图6 Modelsim仿真波形Fig.6 The waveform based Modelsim同时芯片采用中芯国际SMIC 0.18μm的数字CMOS工艺，完成Σ－Δ调制器电路版图如图7所示，图中实线框为Σ－Δ调制器部分，芯片面积为34 148.5μm2，芯片总功耗为1.284mW.表1为本文设计与已有文献的比较结果.由于工艺条件不同，面积利用工艺库下单个与非门的面积进行归一化，功耗利用公式（9）将功耗进行归一化［15］.式中Pori为归一化前的功耗，Vcc为供电电压.从表中可以得出面积降低了31.23%，功耗降低了46.14%.图7 芯片电路版图Fig.7 The layout of the chip表1 和已有文献的比较结果Tab.1 Comparison with existing arts?5 结束语本文提出了一种应用于小数分频频率合成器中的三阶 MASH1－1－1Σ－Δ调制器的结构，采用Verilog实现，采用流水线技术，提高了工作频率，同时采用SMIC 0.18μm工艺，完成电路版图，芯片面积为34 148.5μm2，总功耗为1.284mW，与传统设计相比，面积降低了31.23%，功耗降低了46.14%.同时该设计具有设计简单、面积小、功耗低、方便实现等优点，已用于基于小数分频频率合成器的无线低功耗收发芯片中.参考文献［1］SLEIMAN S B，ATALLAH J G，RODRIGUEZ S，et al.OptimalΣ－Δmodulator architectures for fractional－N frequency synthesis［J］.IEEE Transactions on Very Large Scale Integration Systems，2010，18（2）：194－200.［2］吴小林，朱学勇.锁相环小数N分频频率合成器中的Sigmadelta调制器设计［J］.器件与应用，2011，35（17）：55－58.WU Xiao－lin，ZHU Xue－yong.Design of sigma－delta modulator in fractional－N PLL frequency synthesizer［J］.Parts ＆ Applications，2011，35（17）：55－58.（In Chinese）［3］刘德建.频率合成器中Σ－Δ调制器的设计与实现［J］.计算机工程与科学，2009，31（12）：121－123.LIU De－jian.Design and implementation of a sigma－delta modulator in the frequency synthesizer［J］.Computer Engineering＆Science，2009，31（12）：121－123.（In Chinese）［4］FATAHI N，NABOVATI H.Design of low noise fractional－N frequency synthesizer using sigma－delta modulation technique［C］／／Proceedings of 27th International Conference on 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小数分频原理
Ｆ Ｓ的结构 因 （）式演变 的结果不 同而异，对应 （）式 的结构是其 中的一种 ，如 图 ＮＦ ２ ４ １ 示 ．图 １ 所 中虚 线 以右是频 率合 成器 的整数部分 ，与传统 的 ＮＦ Ｓ结构 完垒 相 同：虚线 以
左是 小数部分 ，其 中：Ｆ寄存 器用来 寄存分频 比的小数部分 Ｏ． Ｆ：相位 寄存器 （ Ｒ Ｐ ）用来 寄存 加法器 的和值 ；加法 器按 Ｔ 节 拍来 累加 Ｆ值．一旦满 １ ０ 便产 生一个溢 出脉 冲作为 扣 脉冲去扣 除—个 Ｖ Ｏ 脉冲，使该节拍分频 比为（ ） Ｃ Ｎ＋１ ；ＡＰ 用于相位补偿 ． Ｉ
在时域 表现 为频 率随时问变化，在频域 则表现为丰富的边 带．这种小数分频 中特有 的现 象称
对于图 １ 所示 的结 构 ， 由 ＦＸ１ ０ ＸＦ可 知 ．Ｆ寄存器 中的值 Ｆ经 过 １ 累加 ０ ＝１ ０次 后 ，有且仅 有 Ｆ敬满 １ ０．故 在 １ Ｔ 节拍 中．恰好有 Ｆ次分 频 比为 （ ０个 ｒ Ｎ＋１ ，其 余 的 ） （ Ｆ １ ０ ）敬仍为 Ｎ．故平均分频 比 Ｎ 为： Ｎ （ ＋ １ ｘ Ｆ＋Ｎ ｘ（０ 一 Ｆ】 ０ ＝【 Ｎ ） １ ）／１ ＝Ｎ． Ｆ＝Ｎｔ
当 Ｐ １ （ ＝ ０ ｎ为 正整 数 ） 时 ，我 们 可 以获 得 通 常意 义 上 的小 数分 频 比 ．如 当 Ｐ ０ ＝１ 时，可得到 Ｎ． １ 、Ｎ． ． － ９等 ．为便 于讨论 ，我 们假 定 Ｐ （ ２ －－ － － Ｎ． ＝１ 这里 的 ｎ即为通 常所 说 的小数分 频 比的位 数） ． ’
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小数N分频锁相频率合成器技术
小数N分频锁相频率合成器技术The Technology for Fractinal N Synthesizer徐柏德周蕾X[摘要]本文介绍加快锁相环转换时间一种方法)))小数N分频锁相环频率合成器技术,并利用FHILIPS公司SA7025器件进一步说明小数N分频工作原理。
[关键词]小数N分频;小数累加器;小数补偿电流;锁相环1概述锁相环频率合成器的特性是每当可编程的程序分频比改变时(增加或减小),得到输出频率的改变量即参考频率fr。
为了提高频率分辨力,就必须减小参考频率fr,其结果导致转换时间延长,这是一对矛盾。
在现代无线电通信中往往采用跳频技术及MPT-1327信令等,它们对系统转换时间都提出了严格的要求,通常解决这对矛盾的方法有如下几种:(1)采用粗调控制信号缩短响应时间;(2)采用多环频率合成器;(3)采用小数N分频方法,即分频比是一个带小数的数N1F,其中N是分频比的整数部分,F 是分频比的小数部分。
这样输出频率fo就能以分频比的小数(01F)为增量而改变,从而提高了频率分辨力。
90年代,无线电通信设备中大多采用了这种小数N分频锁相环频率合成器。
因此很有必要对小数N分频技术作进一步讨论和研究。
2小数N分频工作原理小数N分频锁相环频率合成器的分频比是一个带小数的数N1F。
由于分频比最小变量小于1,这样能在不改变参考频率fr的条件下提高频率分辨力,如果频率分辨力保持以往吞噬计数式锁相环的分辨力,则可提高参考频率fr,从而使系统转换时间缩短。
最常用方法就是每M周期内并不都是N分频,而是其中a次为N+1分频。
这样平均每周期的分频比为:[N#(M-a)+(N+1)#a]A M=N+a/M=N+a#M-1输出载波频率fo和参考频率fr之间关系:fo=(N+a#M-1)#fr通过改变M和a,fo则以分频数的小数部分为步长而变化。
若需实现513分频,只要在每十次分频钟作七次五分频和三次六分频即可,M=10,N=5, a=3,则总分频比为:fo/fr=N+a#M-1=5+3#1/10=513此时,fo的变化步长为013分频。
任意数(整数、小数)分频器
任意数（整数、小数）分频器一、分频原理1．1偶数倍分频偶数倍分频通过计数器计数是很容易实现的。
如进行N倍偶数分频,那么可以通过由待分频的时钟触发计数器计数,当计数器从0计数到N/2-1时,输出时钟进行翻转,并给计数器一个复位信号,使得下一个时钟从零开始计数。
以此循环下去。
这种方法可以实现任意的偶数分频。
1．2奇数倍分频奇数倍分频通过计数器也是比较容易实现的,如进行三分频,通过待分频时钟上升沿触发计数器进行模三计数,当计数器计数到邻近值进行两次翻转,比如可以在计数器计数到1时,输出时钟进行翻转,计数到2时再次进行翻转。
即是在计数值在邻近的1和2进行了两次翻转。
这样实现的三分频占空比为1/3或者2/3。
要实现占空比为50%的三分频时钟,可以通过待分频时钟下降沿触发计数,和上升沿同样的方法计数进行三分频,然后下降沿产生的三分频时钟和上升沿产生的时钟进行相或运算,即可得到占空比为50%的三分频时钟。
这种方法可以实现任意的奇数分频。
归类为一般的方法为：对于实现占空比为50%的N倍奇数分频,首先进行上升沿触发进行模N计数,计数选定到某一个值进行输出时钟翻转,然后经过（N-1）/2再次进行翻转得到一个占空比非50%奇数n分频时钟。
与此同时进行下降沿触发的模N 计数,到和上升沿触发输出时钟翻转选定值相同值时,进行输出时钟时钟翻转,同样经过（N-1）/2时,输出时钟再次翻转生成占空比非50%的奇数n分频时钟。
两个占空比非50%的n分频时钟相或运算,得到占空比为50%的奇数n分频时钟。
如图1-1所示，是一个3分频器的仿真时序图。
图1-1 3分频器时序图1．3小数分频小数分频有很多方法，基本原理都是一样，在若干分频周期中，使某几个周期多计或少计一个数，从而在整个周期的总体平均意义上获得一个小数分频比。
设：K为分频系数；N为分频系数的整数部分；X为分频系数的小数部分；M为输入脉冲个数；P为输入脉冲个数；n为小数部分的位数。
小数分频锁相频率合成器的研究论述
小数分频锁相频率合成器的研究论述作者：默亚斌来源：《中国科技博览》2016年第02期[摘要]频率合成器是雷达、通信设备、电子侦察设备当中的重要部件，因此在现代的科技领域当中具有极大的研究价值。
随着科学技术的不断发展，频率合成器的功能也更加的完善。
小数分频锁相频率合成器是近年来新研发的一种高分辨率、高稳定性、低噪声的一种新型频率合成器。
本文从锁相环设计方法、工作原理、工作性能等方面对小数分频锁相频率合成器进行了研究。
[关键词]小数分频锁相频率合成器中图分类号：TN74 文献标识码：A 文章编号：1009-914X（2016）02-0394-01频率合成器的主要功能是产生电频或调频，从而达到传输信号的作用。
因此，频率合成器被广泛应用于信号源的构建上。
在现代电子设备中，频率合成器也是十分常见的一种部件，例如在雷达设备、电子信息设备中通常都能找到频率合成器。
小数分频锁相频率合成器是频率合成器的一种类型，主要由晶体振荡器、分频器、相位电路等几个部分组成。
与其他频率合成器相比，具有调频速度快、分辨率高等特点，因而在近几年获得了广泛的应用。
1.频率合成技术发展现状近年来，电子产业的发展速度十分惊人，由此产生的电子设备类型也极为丰富，尤其是在通信、航天、电子等领域，技术和设备更新换代的速度极高。
这为频率合成技术的发展提供了一个良好的平台。
频率合成器的各项功能有了明显的完善，造价成本则有了一定的下降，从而促进了这一设备的广泛应用。
频率合成器的类型也变得更加丰富。
传统的电压型频率合成器已经不是最常使用的设备类型，小数分频锁相合成器得到了快速的发展。
这种新型设备的优势在于，能够在实现同步步进的基础上显著提高分辨率，进而进一步降低设备的生产应用成本。
随着电子技术的进一步发展，小数分频锁相频率合成器的各项性能也将得到更好的完善和发展。
2.锁相环的基本理论2.1 锁相环基本理论从根本上来说，锁相环是一个控制电路，主要由鉴相器、振荡器、滤波器等几个部分组成。
小数分频频率合成器的理论基础(翻译)
小数分频频率合成器的理论基础A. Marques _, M. Steyaert and W. SansenESAT-MICAS, K.U. Leuven, Kard. Mercierlaan 94, B-3001 Heverlee, Belgium本文提出了一种基于锁相回路（PLL）频率合成器的演变概述。
数字PLL的主要限制的描述，以及随之而来的小数N技术使用的必要性是有道理的。
合成频率的旁瓣典型的杂散噪声线的起源进行了解释。
它通过使用数字∆∑调制器来控制分频值展示了如何消除这些杂散噪声线。
最后，数字∆∑调制器的使用同分数N PLL的输出相位噪声的影响一起进行了分析。
1.介绍无线通信领域，在过去十年中有了很大的发展。
这种快速发展，主要是通过引进强大的数字信号处理技术。
这些技术允许执行复杂的调制解调方案，以及先进的数字校正技术，最终产生非常高性能的系统，可以完全或几乎完全集成在一个标准的低成本技术。
典型的接收器/发射器无线系统RF部分如图1所示。
可以看出，在无线系统中，一个或多个频率合成器几乎都是必要的，同时在接收和发射部分。
此频率合成器必须不仅能够产生感兴趣的频带内的所有频率，以及产生具有高纯度的，由于不断下降的频道间距。
图1 典型的射频部分，一个无线接收器/发射器系统在无线系统领域，在过去几年中主要重点一直是在一个完整的系统的全面整合，包括发射器/接收器和频率合成器，使用短沟道CMOS或BiCMOS工艺（见[1,13]其引用）。
因此，频率合成精度高，稳定的需求令人难以置信的增长，特别是对需要的操作频率非常高（在千兆赫兹的范围内）的应用，小频率决议（典型的信道间隔几百万赫兹数100千赫），和低相位噪声数字（100dBc的订单数100千赫载波）。
此外，同时，在过去几十年，数字可编程的频率合成器的需求也增加了。
本文提供了一个数字可编程频率合成器相位锁定回路（PLL）为基础的演变概述。
由于相位噪声实际上是为无线通信系统所要求的规格是非常艰难的，主要的重点将在相位噪声的分析和如何在不削弱系统的其他特征的同时减少它。
小数分频频率合成原理
小数分频频率合成原理
小数分频频率合成是一种用于合成高精度频率信号的技术。
它基于一个精密的时钟信号，并通过将其分频以及与另一个频率信号相乘的方式生成输出频率。
这个过程中，如果我们能够控制每个分频器和乘法器的参数，我们就可以生成任何我们需要的输出频率。
这种技术可以广泛应用于从计算机发射的射频信号到较高精度的GPS同步时钟等领域。
它是一种精度高、灵活性强的技术，因此在很多领域都得到了广泛应用。
基于小数分频技术的频率合成器的设计
基于小数分频技术的频率合成器的设计
王晓宁
【期刊名称】《计算机光盘软件与应用》
【年(卷),期】2011(000)006
【摘要】本文进行了基于小数分频技术的频率合成器的研究与设计.首先分析小教分频锁相的工作原理,随后设定了设计指标,进行控制部分设计、环路滤波器设计、压控振荡器的设计,从而实现基于小数分频技术的频率合成器.并通过测试,其性能指标已达到设计要求.
【总页数】2页(P128,159)
【作者】王晓宁
【作者单位】大连空管站,辽宁,大连,116033
【正文语种】中文
【中图分类】TN742
【相关文献】
1.基于FPGA小数分频频率合成器的设计 [J], 张横云
2.基于ADF4157的∑-△小数分频锁相环频率合成器设计 [J], 朱勇锋
3.基于小数分频锁相的X波段频率合成器设计 [J], 代传堂;柴文乾
4.一种基于Σ-Δ调制小数分频PLL的低杂散宽带频率合成器设计 [J], 叶宝盛;符明飞;王晓安
5.基于FPGA的小数分频频率合成器设计 [J], 周冬成;王永斌;郑亚平
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２． 传统 Ｆ－ＮＰＬＬ 频率合器的原理
传统的 Ｆ－ＮＰＬＬ 频率合器的结构如图 １ 所示，它是由鉴相器（ＰＤ），低通滤波器 （ＬＰＦ），压控振荡器（ＶＣＯ），双模分频器 （÷ Ｎ／Ｎ＋１），累加器（Ｐ＋Ｑ）组成。
两起故障都具有失磁故障的特征：无 功反向。值班人员按规定迅速降低有功负 荷，机组进入失磁异步运行状态，在消除失 磁原因后，恢复励磁（启动备用励磁机、手
上接第 １５８ 页 其中电荷泵（ＣＰ）部分可以很方便地 设置环路增益并简化积分器的实现（也可 不用），能够把误差信号转变为电流信号， 用于驱动环路滤波器。整个环路的工作原 理：先将压控振荡器频率预置在一个粗值 上，经分频器分频（通过改变分频比来减小 剩余相位抖动），分频后的频率与基准频率 在鉴相器中比相，产生的差值信号经环路 滤波器的积分和滤波，形成的直流信号加 到 ＶＣＯ 上微调 ＶＣＯ 输出频率，使其频率 锁定在预置频率上，其频率稳定度和准确
动 合 灭 磁 开 关 ），使 发 电 机 重 新 进 入 同 步，恢复正常工作状态。
５ 结束语
同步发电机失磁异步运行时要从系统 吸取大量的无功功率，这无论对系统还是 发电机本身的安全运行都会带来不良的影 响。但是理论研究和运行经验都表明，在一 定的条件下，积极而谨慎地利用同步发电 机短时间的异步运行，采取措施恢复励磁， 使之迅速恢复同步，对于改善电力系统的 运行条件也是有利的。
汽轮发电机的转子是个圆柱体，纵轴 和横轴的磁导相差不大，因此两倍频率电 流在发电机中引起的机械振动较小，对机 械强度危害性较小。而对于转子是凸极式 的水轮发电机由于转子的直径较大，纵轴 和横轴的磁导相差较大，所引起的振动较 大，对机械强度有较大的危害性。
３．２ 失磁异步运行允许负荷 我国在１９８５ 年汽轮发电机失磁异步运 行第二次技术讨论会上提出了两型主要机 组稳定异步运行时的允许负荷及允许持续 时间，即 ０．４Ｐｎ 时允许持续运行 ３０ｍｉｎ；０． ５Ｐｎ 时允许持续运行１５ｍｉｎ。原在额定或接 近额定有功功率运行的发电机，失磁后，从 减少对系统和厂用电压的影响，应迅速采 取措施减负荷，要求在 ３０ｓｅｃ 内将有功负荷 降到上述允许负荷。 我厂及兄弟单位汽轮发电机组失磁异 步运行的允许负荷及允许持续时间见表 １。
极和轴是一个整体，感应电流频率高 （１００ＨＺ），集肤效应大，使电流集中在表面
很浅的薄层内，这就增大了电流回路的电 阻，加之这些电流不仅流过转子的本体，还 流过护环、槽契与齿，并流经槽契和齿以及 套箍的许多接触面，这些地方电阻高，发热 尤为严重，可能产生局部高温，破坏转子部 件的机械强度和绕组绝缘。因此，两倍频率 电流引起转子的发热对汽轮发电机特别危 险。
图 ５ ＡＤＦ４２５２ 内部小数分频器组成框图
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该芯片中的分数分器采用的就是Σ － Δ调制技术，其内部组成框图如图 ５ 所示。
其中：Ｎ＝ＩＮＴ＋ＦＲＡＣ／ＭＯＤ （６） ＩＮＴ，ＦＲＡＣ 以及 ＭＯＤ 的值均可通过 对芯片内部相应寄存器的设置得到。 若选择合适频段的压控振荡器，设计合 理的环路滤波器， 再加上相应的控制电路， 即可构成 Ｆ－ＮＰＬＬ 频率合成器。利用单片 机通过三串行总线便可控制芯片得到精确 的不同频率值。低通滤波器的设计可利用 软件ＡＤＩｓｉｍＰＬＬ， 对芯片内部寄存器的置 数也建议使用相应的仿真软件，而不要自 行计算。
Σ － Δ调制技术来自高分辨率的 Ａ／ Ｄ、Ｄ／Ａ 变换器中的过取样Σ － Δ转换技 术。其工作原理为：在对信号进行过取样 后，噪声功率谱幅度降低，并通过一个对输 入呈低通、对量化噪声呈高通的噪声整形 器，将量化噪声功率的绝大部分移到信号 频带之外，从而可通过滤波有效地抑制噪 声。
Σ－Δ Ａ／Ｄ变换器是将输入信号以较 高的取样频率进行高速取样，而对每个取 样信号量化比特数较低，经常使用 １ 比特量 化，这样使Σ －Δ Ａ／Ｄ 变换器获得了许多 优点，其原理框图如图 ２ 所示。
图 ４ ＡＤＦ４２５２ 内部小数分频部分结构原理图
图 ３ 采用Σ － Δ调制技术的 Ｎ 分数频率合成器原理图
－１５８－
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中国科技信息 ２００８ 年第 １８ 期 ＣＨＩＮＡ ＳＣＩＥＮＣＥ ＡＮＤ ＴＥＣＨＮＯＬＯＧＹ ＩＮＦＯＲＭＡＴＩＯＮ Ｓｅｐ．２００８
两倍额定频率（１ ０ ０ Ｈ Ｚ ）的电流。 汽轮发电机的转子是隐极式结构，磁
频器输出的平均频率与参考频率相等，但 两者的瞬时频率可能不等，从而使得输入 到鉴相器的两路信号之间存在相位差。相 位误差呈锯齿状，其周期为
ＴＭＯＤ＝ＴＶＣＯ（Ｎ＋Ｑ） （５） 这会形成严重的小数杂散。利用Σ － Δ调制技术能很好地将其滤除。
３． Σ － Δ调制技术在 Ｆ－ＮＰＬＬ 频率 合器中的应用
１． 引言
在现代通信中为了充分利用频率资源， 每个信道所占带宽必然受到限制，而各个 信道间的间隔取决于频率合成器的频率分 辨率。要提高锁相环频率合成器的频率分 辨率，势必要降低基准频率，其结果将减慢 频率转换速度，这是一对矛盾。通常有三种 解决这对矛盾的方法：微差混频法，多环合
成法，小数合成法。 以小数合成法为基础的小数分频锁相
Ｃｏｌｌｅｇｅ ｏｆ ａｐｐｌｉｅｄ ｎｕｃｌｅａｒ ｔｅｃｈｎｏｌｏｇｙ ａｎｄ ａｕｔｏｍａｔｉｏｎ ｅｎｇｉｎｅｅｒｉｎｇ， Ｃｈｅｎｇｄｕ Ｕｎｉｖｅｒｓｉｔｙ ｏｆ Ｔｅｃｈｎｏｌｏｇｙ， Ｃｈｅｎｇｄｕ ６１００５９， Ｃｈｉｎａ
摘 要 本文分析了小数 Ｎ 分频锁相环（Ｆ － Ｎ Ｐ Ｌ Ｌ ）频 率合成器、Σ － Δ调制技术的原理，以及 Σ － Δ调制技术在小数 Ｎ 分频中的应用。介 绍了采用Σ － Δ调制技术的集成芯片 ＡＤＦ４２５２。 关键词 小数 Ｎ 分频锁相环（Ｆ － Ｎ Ｐ Ｌ Ｌ ）； Σ － Δ调制； ＡＤＦ４２５２ Ａｂｓｔｒａｃｔ Ｉｎ ｔｈｅ ｐａｐｅｒ， ｔｈｅ ｐｒｉｎｃｉｐｌｅ ｏｆ ｔｈｅ ｆｒａｃｔｉｏｎａｌ Ｎ ＰＬＬ （Ｆ－ＮＰＬＬ）ｆｒｅｑｕｅｎｃｙ ｓｙｎｔｈｅｓｉｚｅｒ ａｎｄ ｔｈｅ Ｓｉｇｍａ－ Ｄｅｌｔａ（Σ － Δ） ｍｏｄｕｌａｔｉｏｎ ｔｅｃｈｎｏｌｏｇｙ ｗｈｉｃｈ ｉｓ ａｐｐｌｉｅｄ ｔｏ ｔｈｅ ｓｙｎｔｈｅｓｉｚｅｒ ａｒｅ ａｎａｌｙｚｅｄ ． Ｉｔ ａｌｓｏ ｉｎｔｒｏｄｕｃｅｓ ａｎ ｉｎｔｅｇｒａｔｅｄ ｃｈｉｐ ＡＤＦ４２５４ ａｐｐｌｉｅｄ ｗｉｔｈ ｔｈｅ Ｓｉｇｍａ－ Ｄｅｌｔａ（Σ － Δ） ｍｏｄｕｌａｔｉｏｎ ｔｅｃｈｎｏｌｏｇｙ． Ｋｅｙ ｗｏｒｄｓ ｆｒａｃｔｉｏｎａｌ Ｎ ＰＬＬ （Ｆ－ＮＰＬＬ）； Ｓｉｇｍａ－Ｄｅｌｔａ（Σ － Δ） ｍｏｄｕｌａｔｉｏｎ ｔｅｃｈｎｏｌｏｇｙ； ＡＤＦ４２５２
其中减法器、积分器、量化器和 Ｄ／Ａ 变换器组成反馈系统，使得积分器的电压 趋于零，并使 Ｄ／Ａ 转换器的输出逼近输入 值，所得数字输出也逼近输入信号。
采用Σ － Δ调制技术的 Ｎ 分数频率合 成器如图 ３ 所示。
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图 １ 传统的 Ｆ－ＮＰＬＬ 频率合器的结构图
图 ２ Σ － Δ Ａ／Ｄ 变换器原理框图
参考文献 ［１］ 周玉兰，王玉玲．１９９５ 年全国继电保护 与安全自动装置运行情况统计分析． 国家 电力调度通信中心、电力科学研究院． １９９６。 ［２］ 杨嗣彭．同步电机运行方式的分析．成 都科技大学出版社．１９８９ ［３］ 何仰赞．电力系统分析．华中理工大学 出版社．１９９４ ［４］ 电气运行规程．西村热电厂．１９９７；员 村热电厂，２００３；旺隆热电厂．２００４ 作者简介 张庆华（１ ９ ７ ３ ． ９ － ），男，工学学士， 广州员村热电有限公司，电气运行专责、电 力系统及其自动化工程师，主要从事发电厂 电气运行、检修技术管理工作。
２００２ 年 ５月 １５ 日，员村热电厂，１３：２５， ＃２ 机进行励磁通道转换，＃２ 机灭磁开关自 动跳闸，无功负荷降至零下，有功负荷 ４５ＭＷ，定子电压 １０．５ＫＶ，定子电流顶表 （顶表读数 ５０００Ａ，额定电流 ４１２４Ａ）。运行 人员立即将有功负荷减至 ２５ＭＷ，定子电 流降至 ２６００Ａ。１３：２８，将＃２ 机灭磁开关合 闸，将手动通道转回自动通道，无功负荷自 动升至 ２０ＭＶａｒ，随即联系机炉将有功负荷 加至 ５０ＭＷ。事后分析为手动通道的 ０８０３ 插件有故障，属于重大设备隐患。
度与基准频率相当。
４． ＡＤＦ４２５２
ＡＤＦ４２５２ 是美国 ＡＤ 公司生产的带有 １．２ＧＨｚ 中频（ＩＦ）合成器和３ＧＨｚ 射频（ＲＦ） 合成器的双分数－Ｎ 锁相环集成芯片。其内 部集成有一个小数分频器和一个整数分频 器。其中小数分频部分由低噪声鉴相器，输 出电流可控的精确电荷泵，可编程的 Ｒ 分 频器，可编程的分数 － Ｎ 分频器等部件组 成，对芯片内部所有的控制及编程都是通 过三串行总线来完成的，如图 ４ 所示。