8.1CMOS静态逻辑门电路

逻辑门的设计
IC版图对应于线路 IC版图对应于线路
反相器
N Well VDD 2λ λ
VDD
PMOS
PMOS In Out
In
Contacts
Out Metal 1
NMOS
Polysilicon
NMOS GND
IC版图对应于线路 IC版图对应于线路
2-NAND
VDD
VDD
B
A
B
A
Out
GND
MOS管的串、并联特性 管的串、 管的串
设：标准反相器的导电因子为Kn=Kp， 标准反相器的导电因子为Kn=Kp， Kn=Kp 逻辑门：Kn1=Kn2=K n 逻辑门：Kn1=Kn2=K’n Kp1=Kp2=K’p Kp1=Kp2=K p
下拉管的等效导电因子：Keffn=K’n/2 （1）a，b=1，1时，下拉管的等效导电因子：Keffn=K n/2 ， ， （2）a，b=0，0时，上拉管的等效导电因子：Keffp=2K’p b=0， 上拉管的等效导电因子：Keffp=2K p （3）a，b=1，0或0，1时，上拉管的等效导电因子：βeffp=β’p b=1， 上拉管的等效导电因子：βeffp=β p
Keff
Vg
T2 K2
Vs
Vs
IDS = K[2(VGS −VTH )VDS −VDS ]
2
IDS = K[(VGS −VTH ) + 2(VGS −VTH )VDS −VDS − (VGS −VTH ) ]
2 2 2
IDS = K[(VGS −VTH ) − (VGS −VTH −VDS ) ]
A B C A
B
C
逻辑门的设计
复合逻辑门
A B C O=A· O=A·B+C
C A B C O
A B O C D O=A· O=A·B+C·D
C A D B O
A B O C D O= (A+B)·(C+D) (A+B)·(C+D)
B A D C O
O
A B
B A
D C
C A
D B
逻辑门的设计
Exclusive OR 逻辑门
p A B
CMOS静态组合逻辑门 静态组合逻辑门
A B
C
C=A+B A=0 B=0 VDD I C=0 C=1 I I I I I I I I C=0 C=0 A=0 B=1 VDD A=1 B=0 VDD A=1 B=1 VDD
CMOS静态组合逻辑门 静态组合逻辑门
基本CMOS逻辑门 逻辑门--1 基本 逻辑门
1 2 DS1 1 2 2
−
(V G−VT −V D) ] −−−−− (3)
2
I
DS
= K eff [
(V G−V S −VT ) −(V G−VT −V D) ] −−−−−−(4)
2 2
比较（ ）（ ）（4） 比较（3）（ ）得：
K
eff
=
KK K +K
1 2 1
2
同理可推出N个管子串联使用 同理可推出 个管子串联使用 其等效增益因子为： 时，其等效增益因子为：
2 2
Βιβλιοθήκη Baidu
Vd
设：Vt相同，工作在线性区。 相同， 相同 工作在线性区。
T1 K1
Vg
T2 K2
Vm
2 2 Vs = K1 V G− M − T − V G− T − D −−−−−−(1) V V V V I DS1 2 2 = K 2 V G− S − T − V G− T − M −−−−−−(2) V V V V I DS 2
( (
) ( ) (
)
)
QI DS1 = I DS 2 ∴
(V G−V M −V T ) = K + K (V G−V S −V T )
2
K
2
2
1
2
+ K ( − − ) + K V G VT V D K
1 1 2
2
将上式代入（ ） 将上式代入（1）得：
I = K+K [(V G−V S −V T ) K K
A B
p
p C n
n
CMOS静态组合逻辑门 静态组合逻辑门
CMOS与非门动作原理 CMOS与非门动作原理-1 与非门动作原理A=0 B=0 C=1 VDD A B p p C n I VDD C=1
n CMOS静态组合逻辑门 静态组合逻辑门
CMOS与非门动作原理 CMOS与非门动作原理-2 与非门动作原理A=0 B=1 C=1 VDD A B p p C n I VDD C=1
p K’P/2
C A B
p
p K’p p
n
n 2K’n 2K n
n
综合以上情况，在最坏的工作情况下， 综合以上情况，在最坏的工作情况下，即：（1）、（3），应使： 应使：
Keffp=K’p/2 Keffp=K p/2=Kp p/ Keffn=K’n=Kn Keffn=K n=Kn
p K’p/2 p/2 p
三输入或非门 A O B C O=A+ O=A+B+C O
NMOS、PMOS互补： NMOS、PMOS互补： 互补 并联《====》串联） （并联《====》串联） NMOS 输出为“0” 输出为“ PMOS 输出为“1” 输出为“ 生成电路为负逻辑： 生成电路为负逻辑： NMOS串联PMOS并联组成 NMOS串联PMOS并联组成 串联PMOS AND,NMOS并联PMOS串联 并联PMOS AND,NMOS并联PMOS串联 组成OR 加一反相器。 OR， 组成OR，加一反相器。 晶体管数为： 晶体管数为： 输入端 子数的两倍。 子数的两倍。
p A B
CMOS静态组合逻辑门 静态组合逻辑门
或非门动作原理或非门动作原理-3
A=1 B=0 C=0 VDD p GND C I n n C=0
p A B
CMOS静态组合逻辑门 静态组合逻辑门
或非门动作原理或非门动作原理-4
A=1 B=1 C=0 VDD p GND C I n n I C=0
反相器 A O=A p A n O
A B O
两输入与非门 O A B O=A· O=A·B p n n p O A B
两输入或非门 O O=A+ O=A+B
p
p O A B n n
逻辑门的设计
基本CMOS逻辑门 逻辑门--2 基本 逻辑门
三输入与非门 A B C O=A· O=A·B·C
A B C O A B C O
A 0 0 1 1 B 0 1 0 1 C 1 0 0 0
p A B
C n
n
CMOS静态组合逻辑门 静态组合逻辑门
或非门动作原理或非门动作原理-1
A=0 B=0 C=1 VDD p I p A B VDD C n C=1
n
CMOS静态组合逻辑门 静态组合逻辑门
或非门动作原理或非门动作原理-2
A=0 B=1 C=0 VDD p GND C I n n C=0
VDD
B
p
p 2K p 2K’p
p K’p p
A
n K’n/2 n/2
n
n
两个N 两个N管 串联
两个P 两个P管 并联
1个P管 工作
综合以上情况，在最坏的工作情况下， 综合以上情况，在最坏的工作情况下，即：（1）、（3），应使： 应使：
Keffp=K’p=Kp Keffp=K p=Kp Keffn=K’n/ n/2 Keffn=K n/2=Kn
n CMOS静态组合逻辑门 静态组合逻辑门
A B
C
C=A·B A=0 B=0 VDD I C=1 I C=1 A=0 B=1 VDD I C=1 C=0 A=1 B=0 VDD A=1 B=1 VDD
CMOS静态组合逻辑门 静态组合逻辑门
I I
2.CMOS或非门 2.CMOS或非门
A B C
p
C=A+B
n CMOS静态组合逻辑门 静态组合逻辑门
CMOS与非门动作原理 CMOS与非门动作原理-3 与非门动作原理A=1 B=0 C=1 VDD A B p p C n I VDD C=1
n CMOS静态组合逻辑门 静态组合逻辑门
CMOS与非门动作原理 CMOS与非门动作原理-4 与非门动作原理A=1 B=1 C=0 VDD A B p p GND C n I C=0
半导体 集成电路
第8章 CMOS静态逻辑门电路 章 静态逻辑门电路
A
Out
V
GND
B
DD
内容提要
CMOS静态逻辑门：CMOS与非门或非门、 复合门的构成 CMOS门电路的速度（延迟） CMOS门电路的功耗
1.CMOS与非门 1.CMOS与非门
A B C
C=A·B
A 0 0 1 1 1 0 1 B 0 C 1 1 1 0
K
eff
=
1
∑
i =1
N
1
K
i
二、两管并联： 两管并联：
Vd Vg
K1 K2
Vd Vg
Keff
Vs
Vs
I
DS
= I DS1 + I DS 2 = (K1 + K 2)[
I
DS
= K eff [
(V G−V T −V S ) −(V G−V T −V D) ]
2 2
(V G−V T −V S ) −(V G−VT −V D) ]
2输入EOR（异或门） 输入EOR（异或门） AB 0 0 0 1 1 0 1 1 O 0 1 1 0
A
A B A B O= (A+B)·(A+B) (A+B)·(A+B)
B A A A B
O
A B
O
O= A·B+A·B A·B+A·B = A·B+A·B B+A·B = (A·B)·(A·B) (A B)· = (A+B)·(A+B) (A+B)·(A+B)
2 2
∴K eff = K1 + K 2
同理可证，N个Vt相等的管子并联使用时： 相等的管子并联使用时： 同理可证， 个 相等的管子并联使用时
K
eff
= ∑K i
i= 1
N
与非门电路的驱动能力
VDD
X = a •b
B
A
在一个组合逻辑电路中，为了使各种 在一个组合逻辑电路中， 组合门电路之间能够很好地匹配， 组合门电路之间能够很好地匹配，各 个逻辑门的驱动能力都要与标准反相 器相当。即在最坏工作条件下， 器相当。即在最坏工作条件下，各个 逻辑门的驱动能力要与标准反相器的 特性相同。 特性相同。
p p K’p p
n K’n/2 n/2
n
两个N 两个N管 串联 即要求p管的沟道宽度比 管大 倍以上。 即要求 管的沟道宽度比n管大 管的沟道宽度比 管大1.25倍以上。 倍以上
1个P管 工作
二、或非门：X = a + b 或非门：
Tp1
Tp2 C A B Tn1 Tn2
(1)当 上拉管的等效导电因子：Keffp=K’p/2 (1)当a，b=0，0 时，上拉管的等效导电因子：Keffp=K p/2 b=0， (2)当a，b=1，1时，下拉管的等效导电因子：Keffn=2K’n 当 ， ， 时 下拉管的等效导电因子： (3)当a，b=1，0或0，1时，下拉管的等效导电因子：Keffn=K’n 当 ， ， 或 ， 时 下拉管的等效导电因子：
n
n K’n n
两个N 两个N管 串联 即要求p管的沟道宽度比 管大 倍以上。 即要求 管的沟道宽度比n管大 倍以上。 管的沟道宽度比 管大5倍以上
1个P管 工作
作
业
1.画出 1.画出O=A·B+C·D的CMOS组合逻辑门电路 。 画出O=A· +C·D的CMOS组合逻辑门电路 2.计算题 复合逻辑门的驱动能力, 2.计算题1复合逻辑门的驱动能力,为了保证最坏工作条件 计算题1 逻辑门的驱动能力要与标准反相器的特性相同,P管和 管和N 逻辑门的驱动能力要与标准反相器的特性相同,P管和N管 的尺寸应如何选取。 的尺寸应如何选取。
B B
A A
B B
O
逻辑门的设计
复合逻辑门
调整逻辑关系式， 调整逻辑关系式，使得输出为负逻辑 逻辑关系为与时，NMOS串联 PMOS并联 串联、 逻辑关系为与时，NMOS串联、PMOS并联 逻辑关系为或时，NMOS并联 PMOS串联 并联、 逻辑关系为或时，NMOS并联、PMOS串联 改变尺寸可调整输入阈值或速度
晶体管的驱动能力是用其导电因子k来表示的， 值越大 值越大， 晶体管的驱动能力是用其导电因子 来表示的，k值越大， 来表示的 其驱动能力越强。多个管子的串、并情况下， 其驱动能力越强。多个管子的串、并情况下，其等效导 电因子应如何推导？ 电因子应如何推导？
两管串联： 一、两管串联：
Vd
T1 K1
Vd Vm Vg