北航 计算机组成原理 第二部分：存储系统-2

1. 高速缓冲存储器（Cache）的原理 2. Cache与主存的映射 3. Cache的替换策略 4. Cache性能与其他 四． 辅助存储器（磁表面存储器） 五． 虚拟存储系统
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3.2 Cache与主存之间的映射—全相联
❖全相联映射（Associative Mapping）
➢主存分为若干Block，Cache按同样大小分成若干Block，Cache中的Block 数目显然比主存的Block数少得多。
Block k-1 Set k
Block 2k-1
Block k-1
Block 2k-1
Block mk-1 19
3.2 Cache与主存之间的映射—组相联
❖组相联映射
➢主存的地址格式： 组内块地址 (tag) 组地址 块内偏移
➢Tag的内容：主存中与该Cache数据块对应的数据块的组内块地址。
❖组相联映射举例
有效位 tag
0 1 …… B-1 0 1 …… B-1
0 1 …… B-1
每组E行
组S-1
有效位 tag 有效位 tag
0 1 …… B-1 0 1 …… B-1
有效位 tag
0 1 …… B-1
Cache容量（字节数）：B ×E ×S 12
3.1 高速缓冲存储器(Cache)的原理
❖Cache的读操作过程
➢程序运行时访问内存存在明显的局部性特征； ➢存在比主存普遍采用的DRAM速度更快的存储单元电路；
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第二部分：存储系统
一． 存储系统概述 二． 主存储器的组成与工作原理 三． 高速缓冲存储器的结构与工作原理
1. 高速缓冲存储器（Cache）的原理 2. Cache与主存的映射 3. Cache的替换策略 4. Cache性能与其他 四． 辅助存储器（磁表面存储器） 五． 虚拟存储系统
比较 Hit
Block0 Block1
Blockn-1
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3.2 Cache与主存之间的映射—组相联
❖组相联映射（Set Associative Mapping）
➢映射关系：Cache 分成 K 组，每组分成 L 块；主存的块 J 以下列原则映 射到 Cache 的组 I 中的任何一块。
I = J mod K ➢实际上主存与Cache都分成 K 组，主存每一组内的块数与Cache一组内的
换。
CPU
Word
Block
Cache
Main Memory
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3.1 高速缓冲存储器(Cache)的原理
❖Cache要解决的问题
➢提供快速访问的能力； ➢具有存取数据的能力和与主存交换数据的能力； ➢由于CPU总是以主存地址访问存储器，所以Cache应具
备判断CPU当前要访问的内容是否在Cache中的能力， 并具有根据主存地址在Cache中访问相应单元的能力。 ➢具备在Cache容量不够的前提下替换Cache中的内容的 决策能力。
的将来仍将被访问
➢ 空间局部性(spatial locality)：下次访问的存储单元很可能就
在刚刚访问的存储单元附近
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存储访问的局部性原理 ❖程序示例
存储空间（M=3，N=4）
程序a 程序b
❖ 局部性分析
➢程序a：sum具有较好的时间局部性， 数组a的空间局部性较好；
➢程序b ：sum具有较好的时间局部性， 数组a的空间局部性不好；
3.1 高速缓冲存储器(Cache)的原理
❖Cache结构示意
➢分S组 ➢每组E行 ➢每数据块包含B个字节
每行1个 每行1个 每行1个数据块（B个字节） 有效位 标记
有效位 tag 有效位 tag 组0
有效位 tag
0 1 …… B-1 0 1 …… B-1
0 1 …… B-1
有效位 tag 有效位 tag 组1
v Tag
Data Block
Block
v Tag
Data Block
v Tag
Data Block
v Tag
Data Block
Cache 的基本结构
Main Memory
Block
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3.1 高速缓冲存储器(Cache)的原理
❖Cache的有关术语
➢数据块（block）：Cache与主存的基本划分单位，也是主存与 Cache一次交换数据的最小单位，由多个字节（字）组成，取决与 主存一次读写操作所能完成的数据字节数。也表明主存于Cache之 间局部总线的宽度。
块数不一致, 主存组M内的某一块只能映射到Cache组M内,但可以是组M内 的任意一块。
Cache
Tag
Tag
Block 0 Set 0
Block k
Block 1 Set 1
Block k+1
Block 0 Block 1
Main Memory
Block k Block k+1
Block (m-1)k Block (m-1)k+1
1980 1981 1982 1983 1984 1985 1986 1987 1988 1989 1990 1991 1992 1993 1994 1995 1996 1997 1998 1999 2000
处理器－DRAM存储器的性能差距
1000 100
10 1
“Moore’s Law”
µProc CPU 60%/yr.
开始
接收来自CPU的存 储器地址
Cache中包含 No 该数据块吗?
Yes
从Cache中读取数 据交CPU
从主存中读取数 据
在Cache 中分配一数据块
结束
当前数据交给CPU
从主存读取当前 数据块到Cache
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第二部分：存储系统
一． 存储系统概述 二． 主存储器的组成与工作原理 三． 高速缓冲存储器的结构与工作原理
BLOCK 00001
BLOCK 00002
Cache
FFFFEFH FFFFF0H
FFFFFFH
BLOCK FFFFF
内存
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3.2 Cache与主存之间的映射—全相联
Memory Address Block Number Offset
CACHE
Tag
Data

全 相 联 映 射 的
Cache 组 织
➢主存：1M Bytes ➢Cache：16K Bytes ➢Block：256 Bytes ➢Way : 4 Ways（Cache每组包含4个Block）
❖解答
➢Cache 组数＝ 214 ÷(28×22）＝ 24 ＝16 组 ➢主存每组块数＝ 220 ÷(28×24）＝ 28 ＝256 块/组 ➢主存地址：20 位，其中高8 位为组内块地址，中间4 位为组地址，低 8位
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Performance
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3.1 高速缓冲存储器(Cache)的原理
❖Cache的基本结构
➢存储机构：保存数据，存取数据，一般采用SRAM构成。以Block （若干字）为单位；
➢地址机构：地址比较机制，地址转换机制，地址标标记（Tag）， 一个Block具有一个Tag；
➢替换机制：记录Block的使用情况，替换策略，有效位（v）记录对 应数据块中的数据是否有效。
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3.2 Cache与主存之间的映射—组相联
CACHE
组0
组1
组2
组F
00000H 000FFH 01000H 010FFH 02000H 020FFH 03000H 030FFH
FF000H FF0FFH
主存
00100H 001FFH 01100H 011FFH 02100H 021FFH 03100H 031FFH
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3.1 高速缓冲存储器(Cache)的原理
❖ 在CPU与内存之间设置一个高速的容量相对小的存储机构，把CPU正 在访问的指令或数据附近一部分主存的内容复制在这个存储机构中， CPU直接访问该存储机构，提高了运行效率。这个存储机构就是高速
缓冲存储器（Cache）。 ❖Cache与主存之间按照数据块（Block）为单位进行数据交
FF100H FF1FFH
00200H 002FFH 01200H 012FFH 02200H 022FFH 03200H 032FFH
FF200H FF2FFH
00F00H 00FFFH 01F00H 01FFFH 02F00H 02FFFH 03F00H 03FFFH
FFF00H FFFFFH
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为块内地址 ➢Cache的Tag应该为 8 位。
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3.2 Cache与主存之间的映射—组相联
CACHE
组0
组1
组2
组F
00000H 000FFH 01000H 010FFH
主存
00100H 001FFH 01100H 011FFH
00200H 002FFH 01200H 012FFH
00F00H 00FFFH 01F00H 01FFFH
3.2 Cache与主存之间的映射—组相联
CACHE
03
组0
FF
组1
01
组2
02
03
组F
00000H 000FFH 01000H 010FFH 02000H 020FFH 03000H 030FFH
FF000H FF0FFH