MSI时序逻辑电路及其应用电路设计
高二物理竞赛课件电路中常用MSI组合逻辑器件及应用
E3 E2 E1 E0 0011 0100 0101 0110 0111 1000 1001 1010 1011 1100 ×××× ×××× ×××× ×××× ×××× ××××
Dn An Bn C n An BnCn An Bn C n An BnCn Cn1 Bn C n An C n An Bn 当用异或门实现电路时，写出相应的函数式为
Dn An Bn Cn Cn1 An BnCn AnBn Cn BnCn
An (Bn Cn ) BnCn An (Bn Cn ) BnCn
该电路输入为8421 BCD码，输出为余3码，因此它是 一个四输入、四输出的码制变换电路，其框图如图4-7(a) 所示。根据两种BCD码的编码关系，列出真值表，如表4-5 所示。由于8421 BCD码不会出现1010~1111这六种状态， 因此把它视为无关项。
② 选择器件，写出输出函数表达式。
题目没有具体指定用哪一种门电路，因此可以从门 电路的数量、种类、速度等方面综合折衷考虑，选择最 佳方案。该电路的化简过程如图4-7(b)所示，首先得出最 简与或式，然后进行函数式变换。变换时一方面应尽量 利用公共项以减少门的数量，另一方面减少门的级数， 以减少传输延迟时间，因而得到输出函数式为
10 1 (b)
1 ×× E0
③ 画逻辑电路。
该电路采用了三种门电路，速度较快，逻辑图如图4-8所示。
表 4 – 5 例4-4真值表
AB C D
00 0 0 00 0 1 00 1 0 00 1 1 01 0 0 01 0 1 01 1 0 01 1 1 10 0 0 10 0 1 10 1 0 10 1 1 11 0 0 11 0 1 11 1 0 11 1 1
其中 (Bn Cn ) 为Dn和Cn+1的公共项。
华南理工微电子考纲
考试内容和考试要求(一)、模拟电子技术1.晶体管（包括二极管、双极晶体管、MOS晶体管）的基本结构和放大、开关的工作原理、特性曲线、参数、处于三个工作区的条件和特点、小信号等效电路；2.基本放大电路的三种电路组态及其特点（共发、共基、共集），基本放大电路的基本分析方法（静态工作点、负载线、电路增益、输入电阻和输出电阻），微变参数等效电路分析方法；3.多级放大电路的耦合方式，直接耦合放大电路的零点漂移现象及其抑制措施，差分放大电路的分析与计算(静态工作点、差模电压放大倍数、差模输入电阻、输出电阻)；4.集成运算放大器的结构特点、组成、电压传输特性，电流源电路的分析及计算；5.放大电路的频率响应的基本概念、隔直电容、旁路电容对低频响应的影响，结电容、杂散电容对高频响应的影响，单级放大电路频率特性的计算及波特图的画法，频率失真、增益带宽积和多级放大电路的频率响应；6.放大器中反馈的概念、反馈类型及其性质、反馈的判别，反馈对放大电路性能的影响，反馈电路的计算，特别是深度负反馈电路的判别和计算，负反馈电路的自激条件；7.运算放大器的电路分析、运放的开环运用和闭环运用的特点，虚短（地）和虚断、运放的性能参数、负反馈接法的运放的直流计算；8.运放电路组成的运算电路（加、减、积分、微分、对数的工作原理及分析计算，有源滤波电路的分析方法和设计方法；9.正弦波振荡器的起振条件及其判别，RC、LC正弦振荡电路的工作原理和振荡频率的计算，非正弦波产生电路的组成及工作原理；10.功率放大电路的特殊问题及设计原则，典型功率放大单元电路（包括甲类、乙类、OCL电路）的工作原理和指标计算；11.直流稳压电源的组成及各部分的作用，直流电源中整流电路、滤波电路、稳压电路的组成、工作原理和相关计算。
(二)、数字电子技术1.数字逻辑基础（1）数制和码制；二进制数和十进制数、八进制数、十六进制数的相互转换；（2）三种基本逻辑运算、几种复合逻辑运算；（3）逻辑函数的表示方法：函数式、真值表、逻辑电路图、卡诺图、波形图；表示法的相互转换；逻辑函数的基本定律及逻辑函数的代数法化简和变换；卡诺图的化简方法；2.基本门电的结构及其工作原理（二极管的简单与、或、非门，TTL门电路的静态特性和动态特性，CMOS门电路静态特性和动态特性等。
数字电路第8章 常用MSI时序逻辑器件及其应用
1、同步计数器：所有FF随CP同时翻转
（1）加法计数器——十进制，如74LS160；十六进制，如74LS161； （2）双时钟加/减计数器——十六进制计数器，如74LS193； （3）单时钟加/减计数器——十进制，如74LS668；十六进制，如74LS669；
2、异步计数器： FF翻转有先后之分
• 74LS160/74LS161
同步十进制/十六进制加法计数器
CR
──异步清零端
LD
──同步置数端
D0~D3 Q0~Q3 CO
──数据输入 ──数据输出 ──进位输出
CTP &CTT ──工作状态控制端
74LS160/74LS161功能表
(MSB)
Q PA
T
CP
C
r
A
BC
74161 BC
Q
D
OC D LD
各触发器的激励方程为 D3 Ri , D2 Q3, D1 Q2 , D0 Q1
Ri为外部串行数据输入 Ro为外部串行数据输出（或称移位输出） Q3Q2Q1Q0为外部并行数据输出
第 8章 常用MSI时序逻辑器件及其应用
二、移位寄存器
集成移位寄存器举例—74LS195 Q0的值来自JK或D0 Q1的值来自Q0或D1 Q2的值来自Q1或D2 Q3的值来自Q2或D3 74LS195功能表
（1）“二－五”式——十进制计数器，如74LS196； （2）“二－八”式——十六进制计数器，如74LS197；
第 8章 常用MSI时序逻辑器件及其应用
三、计数器
（四） 集成计数器举例 • 74LS290：二一五——十进制异步计数器
置9
清零
功能：
①二进制计数（CP0为计数输入端，Q0为计数输出端); ②五进制计数（CP1为计数输入端，Q3Q2Q1为计数输出端，五进制异步计数); ③十进制计数：Q3Q2Q1Q0（Q0接CP1端：8421BCD，最高位Q3的占空比为20%)
时序逻辑电路设计
时序逻辑电路设计
时序电路设计又称时序电路综合，它是时序电路分析的逆过程，即依据给定的规律功能要求，选择适当的规律器件，设计出符合要求的时序规律电路，对时序电路的设计除了设计方法的问题还应留意时序协作的问题。
时序规律电路可用触发器及门电路设计，也可用时序的中规模的集成器件构成，以下我们分别介绍它们的设计步骤。
1.用SSI器件设计时序规律电路
用触发器及门电路设计时序规律电路的一般步骤如图所示。
（1）由给定的规律功能求出原始状态图：首先分析给定的规律功能，从而求出对应的状态转换图。
这种直接由要求实现的规律功能求得的状态转换图叫做原始状态图。
（2）状态化简：依据给定要求得到的原始状态图很可能包含有多余的状态，需要进行状态化简或状态合并。
状态化简是建立在状态等价这个概念的基础上的。
（3）状态编码、并画出编码形式的状态图及状态表：在得到简化的状态图后，要对每一个状态指定1个二进制代码，这就是状态编码（或称状态安排）。
（4）选择触发器的类型及个数：
（5）求电路的输出方程及各触发器的驱动方程：依据编码后的状态表及触发器的驱动表可求得电路的输出方程和各触发器的驱动方程。
（6）画规律电路，并检查自启动力量。
2.用MSI中规模时序规律器件构成时序规律电路
用中规模时序规律器件构成的时序功能电路主要是指用集成计数器构成任意进制计数器。
构成任意进制计数器的方法有两种：一种是置数法，另一种是归零法。
MSI时序逻辑电路及其应用电路设计
1
1
1
0 保持
QD是最高位，QA是最低位。
CO是加计数进位输出端;
BO是减计数借位输出端。
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9
74LS192 引脚图
74LS192时序图
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10
30s计时器的设计
Q7 Q6 Q5 Q4
Q3 Q2 Q1 Q0
76 2 3
76 2 3
13 BO
Q3 Q2 Q1 Q0 4 CPD
7 CTP
D3 D2 D1 D0
2 6 543
＋5V
84
10Hz 3
７
＋5V 5.1k
555 6 2
4.7k
5
1
0.1F
10F
8
30s计时器的设计
74LS192 是双时钟加/减十进制 同步计数器，其功能表为：
UP DOWN LOAD CLR 操 作
X
X
X
1 清零
X
X
1
1
0
0 置数
1
0 加计数
1
0 减计数
➢ 可由555定时器或石英晶体振荡器构成
30s计时器的设计
➢ 由各种有递减计数功能的IC芯片构成 ➢ 由CPLD构成
译码显示器的设计 控制电路的设计（难点）
➢ 根据设计要求，用试凑法设计
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7
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秒脉冲发生器的设计
1 Hz
1
15
10 ＋5V
CO
CTT
CC40161
9 LD
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16
篮球竞赛 24s 定时器设计
参考框图
振分 荡频 器器
数字电路与逻辑设计基础实验 MSI时序逻辑器件应用
cp A2B2C2D2E2F2G2数字电路与逻辑设计基础实验实 验 五：MSI 时序逻辑器件应用（一）实验目的1、掌握MSI 时序器件74LS160、74LS194的逻辑功能和使用方法2、掌掌握MSI 时序逻辑电路的分析方法（二）预习要求复习时序逻辑电路的分析和设计、常用集成时序逻辑器件及应用的相关知识（三）实验器材（1）直流稳压电源、数字逻辑电路实验箱、万用表、示波器（2）74LS00、74LS48、74LS160、74LS194（四）实验内容和步骤2、同步十进制计数器与74LS161类似，MSI 同步十进制计数器74LS160可以实现74LS161几乎所有的逻辑功能。
两者之间不同的仅在于：74LS161是二进制计数，而74LS160是十进制（BCD 码）计数。
其他诸如预置数、异步清零、计数保持等功能完全相同。
关于74LS161详细的逻辑功能请参与相关资料。
用74LS160和74LS48芯片建立如图所示的实验电路（74LS160引脚编号旁边标注的是对应引脚的逻辑名称之别名）。
计数器的时钟脉冲输入端CP 接单脉冲，进位输出端O c 、计数输出端Q 、D Q 、C Q B 、Q A 各接一个LED ，并且最好按照从左到右的顺序排列。
让74LS160从0000 A B C D Q Q Q Q (十进制数“0”)开始工作，按动单脉冲按钮逐个送入计数脉冲。
每送入一个脉冲就记下相应的时钟脉冲计数以及输出端A B C D C Q Q Q Q O 、、、、的状态变化和数码管显示出的数字。
送入第十个脉冲时，状态转移图：波形图：CPQ DQC Q BQ A。
数电实验报告实验二利用MSI设计组合逻辑电路
数电实验报告实验二利用MSI设计组合逻辑电路一、实验目的1. 学习MSI(Medium Scale Integration，即中规模集成电路)的基本概念和应用。
2.掌握使用MSI设计和实现组合逻辑电路的方法。
3.了解MSI的类型、特点及其在实际电路设计中的作用。
二、实验设备与器件1.实验设备：示波器、信号发生器、万用表。
2.实验器件：组合逻辑集成电路74LS151三、实验原理1.MSI的概念MSI是Medium Scale Integration的简称，指的是中规模集成电路。
MSI由几十个至几千个门电路组成，功能比SSI（Small Scale Integration，即小规模集成电路）更为复杂，但比LSI（Large Scale Integration，即大规模集成电路）简单。
2.74LS151介绍74LS151是一种常用的组合逻辑集成电路之一，具有8个输入端和1个输出端。
其功能是从八个输入信号中选择一个作为输出。
利用该器件可以轻松实现数据选择器、多路选择器等功能。
四、实验内容本实验的任务是利用74LS151设计一个简单的多路选择器电路。
具体实验步骤如下：1.将74LS151插入实验板中，注意引脚的正确连接。
2.将信号发生器的输出接入到74LS151的A、B、C三个输入端中，分别作为输入0、输入1、输入2、将示波器的探头分别接到74LS151的输出端Y，记录下不同输入情况下Y的输出情况。
3.分别将信号发生器的输出接入74LS151的D0、D1、D2、D3、D4、D5、D6、D7八个输入端，接通电源，记录下不同输入情况下Y的输出情况。
4.通过以上实验数据，绘制74LS151的真值表。
五、实验结果与数据处理根据实验步骤所述，我们完成了实验，并得到了以下数据：输入0：0000001111001111输入1：1111110010100101输入2：1010101001010101根据这些数据，我们可以绘制74LS151的真值表如下：输入0，输入1，输入2，输出Y--------，--------，--------，--------0，0，0，00，0，1，10，1，0，00，1，1，11，0，0，11，0，1，01，1，0，11，1，1，1六、实验总结通过本次实验，我们学习了MSI的基本概念和应用，初步掌握了使用MSI设计和实现组合逻辑电路的方法。
电子设计中的时序逻辑设计
电子设计中的时序逻辑设计时序逻辑设计是电子设计中非常重要的一个部分，它主要涉及到在数字电路中对信号的时序进行控制和调整，以确保电路能够按照预定的顺序正确地工作。
在电子设备中，时序逻辑设计直接影响着整个系统的性能、稳定性和功耗等方面。
首先，时序逻辑设计需要考虑时钟信号的控制。
时钟信号是数字系统中非常关键的一个信号，它提供了同步的时序参考，确保各个部分能够同时工作。
在时序逻辑设计中，需要合理地设置时钟信号的频率、相位和占空比等参数，以保证整个系统的稳定性和可靠性。
其次，时序逻辑设计还涉及到时钟域的概念。
数字系统中的不同部分可能工作在不同的时钟频率下，这就涉及到时钟域之间的数据传输和同步。
在时序逻辑设计中，需要考虑时钟域之间的同步问题，采取合适的方法来确保数据的正确传输和处理。
此外，时序逻辑设计还需要考虑信号的延迟和时序约束。
在数字系统中，信号的传输会存在一定的延迟，这可能会导致时序不一致的问题。
因此，在时序逻辑设计中，需要对信号的延迟进行分析和优化，以满足系统的时序约束要求，确保数据的正确性和稳定性。
在实际的时序逻辑设计中，通常会采用时序分析工具来辅助设计。
时序分析工具可以帮助设计工程师对时序逻辑进行建模和仿真，提前发现潜在的时序问题，并进行相应的优化。
通过时序分析工具，可以有效地提高设计的可靠性和稳定性。
总的来说，时序逻辑设计在电子设计中具有非常重要的地位，它直接影响着数字系统的性能和稳定性。
设计工程师需要充分理解时序逻辑设计的原理和方法，合理地设计时钟信号控制、时钟域同步和信号延迟等，以确保系统能够按照预期的时序要求正确地工作。
通过良好的时序逻辑设计，可以提高数字系统的性能和可靠性，满足不同应用领域的需求。
数字电子技术 第3章 组合逻辑电路的分析和设计
3
组合逻辑电路的概念
YO1 Xi1 Xi2
Combina -tional Logic Circuit
YO2
Xin
YOm
4
组合逻辑电路的特性
⑴.组和逻辑电路可以 是多输入多输出逻 组和逻辑电路可以 辑电路； 辑电路； ⑵.输入变量只有“0”、“1”两种状态， 输入变量只有“ 、 两种状态， 输入变量只有 两种状态 因此n个输入变量有 种输入组和状态； 个输入变量有2 因此 个输入变量有 n种输入组和状态；
半价器电路符号
A A B
=1
S=A⊕B ⊕
S=A⊕B ⊕B B C=AB
C=AB
11
1.写出逻辑函数式 S=A ⊕ B C=AB
2.列出真值表 S-半加和数
A 0 0 1 1
B 0 1 0 1
S 0 1 1 0
C 0 0 0 1
C-进 位数
12
3.电路功能： 该电路可实现两个一位 二进制数相加功能，称为半 加器。
31
2.超前进位加法器
从图3.3.7上看到最终进位输出C4的产生 与两个因素有关: 1.本位数相加产生的进位， 2.低位进位的传输速度。 根据图3.3.6的进位输出原理，可以得到 超前进位加法器的前两位电路图（3.4.1）
32
图3.4.1
A1 B1 A0 B0
p1 g0 p0 C0
g1
S1
S0
14
2.设计举例： 下面用两个例子说明组合 逻辑电路的设计方法。
15
单输出组合逻辑电路的设计
例1：设计一个电路比较器。若两个4位二进制 数，A=A3A2A1A0和B=B3B2B1B0。 要求设计一组合逻辑电路对它们进行比较， 当两个数相同时，输出为‘1’，否则为‘0’
时序电路分析和设计
时序电路的基本组成
触发器
触发器是时序电路的基本单元，用于 存储二进制状态。常见的触发器类型 包括RS触发器、D触发器和JK触发器 等。
输入和输出
存储元件
存储元件用于存储触发器的状态，常 见的存储元件包括寄存器和移位器等。
时序电路具有输入和输出端，用于接 收和输出信号。
时序电路的特点与功能
特点
时序电路具有记忆功能、输出状态不 仅取决于当前输入还与之前状态有关 、具有时钟信号控制等。
器等。
优化策略
资源共享
通过共享逻辑门和触发器等硬件资源，减少电路规模 和功耗。
流水线设计
将时序电路划分为多个阶段，每个阶段执行一个或多 个功能，以提高工作频率和吞吐量。
动态功耗管理
根据电路的工作模式和负载情况，动态调整时钟频率、 电压等参数，以降低功耗。
硬件资源利用与性能评估
资源利用率
评估时序电路对硬件资源的占用情况，包括逻辑 门、触发器、存储器等。
时序电路分析和设计
• 时序电路概述 • 时序电路分析 • 时序电路设计 • 时序电路的实现与优化 • 时序电路的应用与发展
01
时序电路概述
时序电路的定义与分类
பைடு நூலகம்定义
时序电路是一种具有记忆功能的 电路，其输出不仅取决于当前的 输入，还与之前的输入序列有关 。
分类
根据结构和功能的不同，时序电 路可分为同步时序电路和异步时 序电路。
功能性分析
01
02
03
输入输出关系
分析电路的输入和输出信 号之间的关系，确定电路 的功能。
逻辑功能
根据输入输出关系，确定 电路实现的逻辑功能，如 与门、或门、非门等。
功能验证
第5章常用时序逻辑电路及MSI时序电路模块的应用-1.2
图5―17 四位异步二进制加法计数器
第5章 常用时序逻辑电路及MSI时序电路模块的应用
图5―17所示计数器的各类方程如下。
时钟方程: CP0=CP,CP1=Q0,CP2=Q1,CP3=Q2 输出方程: C=Qn3Qn2Qn1Qn0
驱动方程:
J0=K0=1,J1=K1=1,J2=K2=1,J3=K3=1 状态方程:
第5章 常用时序逻辑电路及MSI时序电路模块的应用
第5章 常用时序逻辑电路及MSI 时序电路模块的应用
5.1 计数器
5.2 寄存器
5.3 移位寄存器型计数器
第5章 常用时序逻辑电路及MSI时序电路模块的应用
5.1.2 异步计数器
1.异步二进制加法计数器
按照二进制数规律对时钟脉冲进行递增计数的异 步电路称为异步二进制加法计数器。图5―17所示电路 是由四个下降沿动作的 JK触发器构成的四位异步二进 制加法计数器。 图5―17所示计数器的各类方程如下。
图5―22 图5―20所示四位异步二进制减法计数器的时序图
第5章 常用时序逻辑电路及MSI时序电路模块的应用
3.异步十进制加法计数器
按照十进制数规律对时钟脉冲进行递增计数的异 步电路称为异步十进制加法计数器。图5―23所示电路 是由四个下降沿动作的 JK触发器构成的异步十进制加 法计数器。
图5―23 异步十进制加法计数器
n 1 1 n 1 2 n 1 3
Q2 Q3
第5章 常用时序逻辑电路及MSI时序电路模块的应用
由图5―20中可以看出,只有当CP为下降沿时,Q0才 可能变化 ; 只有当 Q0 由1变为 0 时,Q1 才可能变化 ; 只有当 Q1由1变为0时,Q2才可能变化;只有当Q2由1 变为0时,Q3 才可能变化。 表 5 ― 6 所示是它的状态转换表。状态转换图和时
电子设计中的时序电路设计
电子设计中的时序电路设计
时序电路是电子设计中非常重要的一部分，它用于控制信号在电子系统中的时
序和顺序。
时序电路的设计涉及到时钟信号的分配、同步和延迟等方面，是确保整个系统正常工作的关键因素。
在进行时序电路设计时，首先需要明确系统的时钟信号源以及时钟频率。
时钟
信号是整个系统中的主导信号，它决定了数据的传输速度和时序关系。
因此，在设计时需要保证时钟信号的稳定性和准确性，避免产生时序偏差和时序冲突。
另外，在时序电路设计中，时序分析是必不可少的一步。
时序分析可以帮助设
计人员理清系统中各模块之间的时序关系，确定数据传输的路径和时序要求。
通过时序分析，可以发现潜在的时序问题，并及时进行调整和优化，确保系统的可靠性和稳定性。
此外，在时序电路设计中，还需要考虑时序同步和时序延迟的问题。
时序同步
是指保证不同模块之间的时序一致性，避免数据传输过程中出现时序不匹配的情况。
而时序延迟则关系到数据在不同模块之间的传输速度和时序关系，需要设计合适的延迟电路来保证数据的正确接收和传输。
总的来说，时序电路设计是电子设计中至关重要的一环，它直接关系到整个系
统的性能和稳定性。
设计人员需要充分理解时序电路的原理和设计要求，合理规划时序分配和时序关系，通过时序分析和验证确保系统的正常工作。
只有做好时序电路设计，才能保证整个电子系统的可靠性和性能优化。
数字电子技术 第6章 时序逻辑电路的设计
17
2.画出次态状态表 画出次态状态表
次态 y=0(down) Q2 Q1 Q0 1 0 0 0 0 0 0 0 1 0 1 1 0 1 0 1 1 0 1 1 1 1 0 1 y=1(up) Q2 Q1 0 0 0 1 0 1 1 1 1 1 1 0 1 0 0 0 Q0 1 1 0 0 1 1 0 0
为使电路能自启动，将卡诺图中的最小项 xxx取做有效状态例如010状态，这时Q2n+1 的卡诺图应修改为右图。化简后得到新状 态方程： Q1n+1= Q2n⊕Q3n Q2n+1= Q1n+ Q2nQ3n Q3n+1= Q2n 驱动方程：J1=Q2n⊕Q3n 输出方程：C= Q1n Q2n Q3n K1=Q2n⊕Q3n J2=Q1n+Q3n K2=Q1n J3= Q2n K3= Q2n
检查自启动：设初态为000，来第1个CP脉冲，将跳变为010，进入循环状态，该电路可 以自启动。
11
6.3同步时序逻辑电路设计 同步时序逻辑电路设计 (时钟同步状态机的设计)
1.用状态图设计同步时序逻辑电路 ①状态序有规则的时序电路； ②态序不规则的Moore型； ③Mealy型 2. 使用状态表设计时序逻辑电路 3.使用状态转换表设计时序状态机
8
例2：设计一个串行数据检测器。要求连续输入3个或3个以 上的1时，输出为1，其它情况下输出为0。
(1)因为输入多于3个1，有输出。设输入变量为x；检测 (5)最多连续输入m=3，可选用 结果为输出变量，定义为y；又因连续输入3个1以上有 (7)逻辑电路图： n=2，2个J-K FF，于是可画出次 输出，因此要求同步计数。 态及输出卡诺图。还可分解为3 个卡诺图。 (2)状态分析：初态S0为全0状态，设输入一个1时为S1 态，输入2个1时为S2，输入3个1及以上为S3。 Q1n+1 Q0n+1 y (3)状态转换图如图所示： (4)状态转换表。因为输入m>3和连续输入3个1(m=3)状态是相同的，都停留在S2上，故 (8)检查能否自启动： 状态转换图可以简化成如下。 当电路初态进入11状态后： (6)状态方程：Q1n+1=xQ0Q1+xQ 若x=1时，Q1n+1Q0n+1=10状态为 1 sn S S1 S2 S 0 X 次态；若x=0时，Q1n+1 Q0n+1=00 3 n 驱动方程：J1=xQ0 J0=xQ1 0 S0/0 S0/0 S0/0 S0/0 次态。 输出方程：y=xQ1n 1 S1/0 该电路可以自启动。S2/0 S3/1 S4/1 Q0n+1=xQ1Q0+1Q1 K1=x K0=1 自启动部分
实验三实验报告 利用MSI设计组合逻辑电路
实验三利用MSI设计组合逻辑电路实验报告13计科一班133490** 一、实验目的：1．熟悉编码器、译码器、数据选择器等组合逻辑功能模块的功能与使用方法。
2．掌握用MSI设计的组合逻辑电路的方法。
二、实验仪器及器件：1．数字电路实验箱、数字万用表、示波器。
2．器件：74LS00X1,74LS197X1,74LS138X1,74LS151X1三、实验预习：1. 仔细阅读实验原理，有疑问处做好记号，查阅相关资料2. 列真值表推导设计出实验内容中电路的实现四、实验原理：详细内容参见实验课本P11 – P14五、实验内容：1、用八选一数据选择器151设计一个函数发生器电路它的功能如表（四）所示。
待静态测试检查电路工作正常后，进行动态测试。
将74LS197连接成十六进制作为电路的输入信号源，用示波器观察并记录CP.、S1、S0、A、B、Y的波形。
表(四)函数发生器功能表设计过程：1.2.数据选择器151的输出Y′的表达式为：Y’= A2’A1’A0’D0 + A2’A1’A0D1 + A2’A1A0’D2 + A2’A1A0D3 + A2A1’A0’D4 + A2A1’A0D5 +A2A1A0’D6 + A2A1A0D7而由真值表可以导出Y的表达式为：Y = S1’S0’A’*0 +S1’S0’AB + S1’S0A’B + S1’S0A*1 + S1S0’A’B + S1S0’AB’ + S1S0A’*1 + S1S0A*0 令A2 = S1，A1 = S0，A0 = A, 即可得到：D0 = D7 = 0;D1 = D2 = D4 = B;D3 = D6 = 1;D5 = B’.将74LS197链接成十六进制作为电路的输入信号源后，令S1，S0，A，B分别接入QD，QC,QB,QA的信号。
逻辑图如下：实验过程：静态测试检查表示电路正常工作。
实验记录的波形对比如下。
a.CP&S1由图可知CP的频率为S1的16倍，符合真值表所显示的变化b.S0&S1由图可知S0的频率为S1的两倍，且S1在S0的下沿发生跳变，符合真值表显示的变化c.A&S1由图可知，A的频率为S1的4倍，符合真值表显示的变化d.B&S1由图可知，B的频率为S1的8倍，符合真值表显示的变化e.Y&s1由图可知，Y符合真值表所显示的变化。
第5章常用时序逻辑电路及MSI时序电路模块的应用
第5章 常用时序逻辑电路及MSI时序电路模块的应用
&
1
J0 Q0
CP0
K0 Q0
CP
J1 Q1 CP1
K1 Q1
&
J2 Q2 CP2
K2 Q2
&
C
J3 Q3 CP3
K3 Q3
图5―1 四位同步二进制加法计数器
信号,可以构成同步二进制加/减可逆计数器,如图5―7
所示。
J0 K0 1
J1
K1
U
/
DQ0n
U
/
n
DQ0
J2
K2
U / DQ1nQ0n
nn
U / DQ1 Q0
J3
K3
U
/
DQ2nQ1nQ0n
U
/
nnn
DQ2 Q1 Q0
第5章 常用时序逻辑电路及MSI时序电路模块的应用
& ≥1 1
& ≥1
& ≥1
第5章 常用时序逻辑电路及MSI时序电路模块的应用
CP Q0 Q1 Q2 Q3 B
图5―6 图5―4所示四位同步二进制减法 计数器的时序图
第5章 常用时序逻辑电路及MSI时序电路模块的应用
3. 同步二进制加/减可逆计数器
将图5―1所示的同步二进制加法计数器和图5―4
所示的同步二进制减法计数器合并,同时加上加/减控制
(3)按计数过程中的增减规律可以分为加法计数器、 减法计数器和可逆计数器。按照递增规律对时钟脉冲 进行计数的电路,称为加法计数器；按照递减规律对时 钟脉冲进行计数的电路,称为减法计数器；
利用MSI设计组合逻辑电路
实验二利用MSI设计组合逻辑电路一、实验目的1、熟悉编码器、译码器、数据选择器等组合逻辑功能模块的功能与使用方法。
2、掌握用MSI设计的组合逻辑电路的方法。
二、实验仪器1、数字电路实验箱、数字万用表、示波器2、虚拟器件：74LS00，74LS197，74LS138，74LS151三、实验原理中规模的器件，如译码器、数据选择器等，它们本身是为实现某种逻辑功能而设计的，但由于它们的一些特点，我们也可以用它们来实现任意逻辑函数。
1、用译码器实现组合逻辑电路译码器试讲每个输入的二进制代码译成对应的输出高、低电平信号，如图所示。
图（一）3线-8线译码器74LS138当附加控制门Gs的输出为高电平（S=1）时，可由逻辑图写出逻辑表达式如下所示。
从上式看出，70Y -Y 同时又是012S S S 、、这三个变量的全部最小项的译码输出。
所以这种译码器也叫最小项译码器。
如果将012S S S 、、当做逻辑函数的输入变量，则可利用附加的门电路将这些最小项适当的组合起来，便可产生任何形式的三变量组合逻辑函数。
例如可以用3线-8线译码器74LS138实现全加器。
列出真值表（表1），其中A 、B 是加数与被加数，是低位向本位的进位，S 为本位和，位是本位向高位的进位。
表1 全加器真值表 ABCnSCn+10 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 111由真值表可得全加器的最小项之和表达式。
7·4·2·1m m m m Cn B A Cn B A Cn B A S =++=令74LS138的输入S2=A ，S1=B ，S0=Cn ，在器输出端附加两个与非门，按上述全加器的逻辑函数表达式连接，计科实现全加器功能。
如图2所示。
图（二） 74LS138实现全加器逻辑图2、用数据选择器实验组合逻辑电路76531···1Cn m m m m ABC C AB C B A BC A n n n n =+++=++数据选择器的功能是从一组输入数据中选出某一个信号输出，或称为多路开关。
时序逻辑电路的分析方法和设计思路
时序逻辑电路
数字电路与逻辑设计
2. 异步时序逻辑电路的基本分析方法
以下图所示3个T′触发器构成的时序逻辑电路为例，我
们讨论其分析方法和步骤。
Q0
Q1
Q2
JQ
CP
C F0
KQ
JQ C F1 KQ
JQ C F2 KQ
“1”
RD
1
分析电路类型：
时序逻辑电路中如果除CP时钟脉冲外，无其它输入信 号，就属于莫尔型，若有其它输入信号时为米莱型；各位
为了能把在一系列时钟脉冲操作下的电路状态转换全过 程形象、直观地描述出来，常用的方法有状态转换真值表、 状态转换图、时序图和激励表等。这些方法我们将在对时 序逻辑电路的分析过程中，更加具体地加以阐明。
时序逻辑电路
数字电路与逻辑设计 1. 同步时序逻辑电路的基本分析方法
[例7.2.1] 分析如图7.2.2所示时序电路的逻辑功能
时序逻辑电路
数字电路与逻辑设计
1. 二进制计数器
当时序逻辑电路的触发器位数为n，电路状态按二进制数
的自然态序循环，经历2n个独立状态时，称此电路为二进
制计数器。
Q0
Q1
Q2
JQ
CP
C F0
KQ
JQ C F1 KQ
JQ C F2 KQ
“1”
RD
结构原理：三个JK触发器可构成一个“模8”二进制计数器。 触发器F0用时钟脉冲CP触发，F1用Q0触发，F2用Q1触发； 三位JK触发器均接成T′触发器—让输入端恒为高电平1； 计数器计数状态下清零端应悬空为“1”。（如上一节的分 析例题，就是一个三位触发器构成的二进制计数器。）
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参考框图
振分 荡频 器器
译码 显示
定时到
递减 计数器
译码 显示
递减 计数器
启动 暂停/连续
控制 电路
声、光 报警
二、自学内容
第五章 第三节 时序逻辑电路及其应用电路设计
1、时序逻辑电路 (p205) 2、应用电路设计 (p214)
• 篮球竞赛30s计时器设计 (p219)
3、数字电路的安装与调试技术 (p223) 第五节 多功能数字钟电路设计
测试方法。
四、篮球竞赛 30s 定时器设计举例
设计要求：
a. 具有显示30s计时功能； b. 设置外部操作开关，控制计时器的直接清零、启动 和暂停/连续功能； c. 计时器为30s递减计时器，其计时间隔为1s； d. 计时器递减计时到零时，数码显示器不能灭灯，同 时发出光电报警信号。
四、篮球竞赛 30s 定时器设计举例
• 篮球竞赛30s计时器设计 (p219)
三、数字电路的安装与调试技术 (p223) 第五节 多功能数字钟电路设计
三、主体电路的设计与调试 (p233)
三、学习要求
▪ 熟悉各种常用时序逻辑电路功能和使用方法； ▪ 掌握多片时序逻辑电路级联和功能扩展技术； ▪ 学会数字电路分析方法、设计方法、组装和
3、主体电路的设计与调试 (p233)
进度安排
第4周：振荡与分频电路 第5周：10.1放假、本实验课不上不补计数 第6周：译码显示电路 第7周：控制与报警电路 第8周：整机联调
二、自学内容
第五章 第三节 时序逻辑电路及其应用电路设计
1、时序逻辑电路 (p205) 2、应用电路设计 (p214)
• 篮球竞赛30s计时器设计 (p219)
（4）输入时钟脉冲的频率为1 。
复位/启动 暂停/连续 定时器完成的功能
0
X
定时器复位，置初值24
1
1
定时器开始计时
1
0
定时器暂停计时
五、24 s定时器设计的具体要求：
① 拟定组成框图，确定方案，要求使用的器件少， 成本低；（必须使用74191、74192）
② 设计并安装电路，要求布线整齐、美观，便于级 联与调试；
1. 根据设计要求，画出组成框图
译码 显示
秒脉冲 发生器
定时到
递减 计数器
译码 显示
递减 计数器
启动
暂停/连续 清除
控制 电路
报警 电路
四、篮球竞赛 30s 定时器设计举例
2. 挑选及相关器件，设计各单元电路
秒脉冲发生器的设计 可由555定时器或石英晶体振荡器构成 30s计时器的设计 由各种有递减计数功能的芯片构成 由构成 译码显示器的设计 控制电路的设计（难点） 根据设计要求，用试凑法设计
X
X
操作
X
1 清零
X
X
1
1
0
0 置数
1
0 加计数
1
0 减计数
1
1
1
0 保持
是最高位，是最低位。
是加计数进位输出端; 是减计数借位输出端。
74192 引脚图
74192时序图
30s计时器的设计
Q7 Q6 Q5 Q4
Q3 Q2 Q1 Q0
76 2 3
76 2 3
13 BO
Q3 Q2
Q1 Q0 4 CPD
a
fg b
ed
c ·h
ed ch 1 2 3 45
a b c d e f gh
10 9 8 7 6 g f VCC a b
a
fgb
BS211 BS212
e
d
c ·h
e d VCC c h 1 2 3 45
a b c d e f gh
共阴极
＋VCC
共阳极
译码显示电路
参考教材p189、p221 4511引脚图见p503
13 BO
Q3 Q2
Q1 Q0 CPD
4
CP
11
74LS192(2)
LDCPUຫໍສະໝຸດ 51174LS192(1)
LD
CPU
5
＋5V
CR D3 D2 D1
CR D3 D2 D1
14 9 10 1 15D0 ＋5V 14 9 10 1 15D0
＋5V
译码显示电路
10 g
BS201 BS202
9 8 76 f ab
（3）当定时器递减计时到零（即定时时间到）时，定时器保 持零不变，同时发出报警信号。
（4）输入时钟脉冲的频率为1 0。
复位/启动 暂停/连续 定时器完成的功能
0
X
定时器复位，置初值24
1
1
定时器开始计时
1
0
定时器暂停计时
三、第二阶段需要自学的内容
第五章 第三节 时序逻辑电路及其应用电路设计 一、时序逻辑电路 (p205) 二、应用电路设计 (p214)
七段显示器 ab c d e fg
Ya Yb Yc Yd Ye Yf Yg
LT
CC4511
BI
A0 A1 A2 A3 LE
+5V
Q0 Q1 Q2 Q3
计数器
控制电路的设计
1 G2 &
CP
G1
G3
1
G5 ＋5V
&
G4 &
G6 &
S2
暂停
连续
LD
G7 ＋5V ＋5V &
G8 &
G9 1
启
S1
动
第二阶段实验任务：第4周～第8
③ 测试计时器的逻辑功能； ④ 画出计时器的逻辑电路图； ⑤ 写出设计性实验报告。
给定的主要器件 7400 2片，74192 2片，74191 2片， 7404 2片，7493 2片，7448 2片，发光二极管 4只， 7474 2片，数码显示器202 4只，555 2片。
篮球竞赛 24s 定时器设计
周
二、 篮球竞赛 24s 定时器设计: （p219）
要求：（1）定时时间为24秒钟，按递减方式计时，每隔1秒 钟，定时器减1，以数字的形式显示时间； （2）设置两个外部控制开关（控制功能如表所示），控制定 时器的直接复位、启动计时、暂停/连续计时；
（3）当定时器递减计时到零（即定时时间到）时，定时器保 持零不变，同时发出报警信号。
第三节 时序逻辑电路及其应 用电路设计
一、学习要求 二、设计课题(p219) 三、自学内容与学习要求
四、篮球竞赛 30s 定时器设计举例 五、设计举例
第二阶段实验任务：第4周～第8
周
二、 篮球竞赛 24s 定时器设计: （p219）
要求：（1）定时时间为24秒钟，按递减方式计时，每隔1秒 钟，定时器减1，以数字的形式显示时间； （2）设置两个外部控制开关（控制功能如表所示），控制定 时器的直接复位、启动计时、暂停/连续计时；
秒脉冲发生器的设计
1 Hz
1
15
10 ＋ 5V
CO
CTT
C C 40161
9 LD
7 CTP
D3 D2 D1 D0
2 6 543
＋ 5V
8
10H z 3
4 ７
555 6 2
5
1
0 .1 F
＋ 5V 5 .1 k
4 .7 k
10F
30s计时器的设计
74192 是双时钟加/减十进制同 步计数器，其功能表为：