集成电路版图技巧总结

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第08章集成电路失效机制及版图设计技巧

第五章
学习指导
学习目标与要求
失效机制及版图设计技巧
1．了解集成电路工作实效机制及其实效原理 2．了解集成电路版图设计相关方法、流程及设计技巧 3. 掌握集成电路工作实效定义、内涵及实质，掌握集成电路不同工作实效机制的特点
4．掌握集成电路不同工作实效机制的特性、采用不同集成电路版图设计的方法及设计技巧学习重点 1．集成电路工作实效定义、内涵及实质，掌握集成电路不同工作实效机制的特点 2．集成电路不同工作实效机制的特性、采用不同集成电路版图设计的方法及设计技巧学习难点 1．集成电路工作实效机制及其实效原理 2．不同集成电路版图设计的方法及设计技巧
H b a f
7) contact 设计规则
c d
N+
E
符号
尺寸 .6*.6
含
义
定义为金属1与扩散区、多晶1、多晶2 的所有连接！
10.a
接触孔最小面积
10.a.1 .6*1.6 N+/P+ butting contact面积 10.b 0.7 接触孔间距
一、设计规则
1. 基本定义(Definition)
Extension Width Space Space Overlap Enclosure 1.请记住这些名称的定义 2.后面所介绍的 layout rules 必须熟记，在画layout 时须遵守这些规则。
2. 0.6µm DPDM CMOS 工艺版图设计规则
防护措施：通过在所有隔离区内设置基区抑制 NMOS 沟道的形成；CMOS 工艺使用沟道终止来提高厚场阈值；设置场板可提供防止寄生沟道形成和电荷分散效应的全面保护。
四、寄生效应
寄生效应包括衬底去偏置、少子注入和衬底效应。 1、热载流子注入

电路识图9-集成电路的识图方法

电路识图9-集成电路的识图方法随着微电子技术的不断发展，各种无线电电子设备越来越多的使用了集成电路，集成电路符号也就越来越多的出现在各种电路图中。

由于电路图中一般不画出集成电路的内部电路，使得用集成电路构成的电路图不像分立元件电路图那样直观易读，因此，看懂含有集成电路的电路图需要掌握一些特殊的看图方法。

一、了解集成电路的基本功能集成电路往往都是电路图中各单元电路的核心，在单元电路中起着主要的作用。

从图面上看，某些单元电路就是由一块或几块集成电路再配以必须的外围元器件构成的。

要看懂这样的电路图，关键是了解和掌握处于核心地位的集成电路的基本功能，以此为突破口分析整个电路的工作原理。

集成电路的品种繁多，功能各异，特别是对于缺少资料和经验的电子爱好者来说，了解电路图中集成电路的功能并非易事。

但是，我们可以通过了解电路作用、查找资料、分析接口情况等方法，来搞清楚集成电路的基本功能。

1、根据单元电路所承担的任务，判断集成电路的基本功能一般而言，集成电路是单元电路的核心，单元电路的作用主要是依靠该集成电路来实现和完成的。

所以，根据单元电路所承担的任务和所起的作用，即可大致判断出在单元电路中起核心作用的集成电路的基本功能。

下面举例作进一步的说明，下图所示是以集成电路IC1为核心构成的一个单元电路，下图所示是某扩音机电路原理方框图，由图中可知该单元电路的作用和任务是对音频信号进行功率放大，因此，作为核心器件的集成电路IC1的基本功能是功率放大，IC1应该是一个集成功率放大器。

2、通过查找资料，了解集成电路的基本功能一般在较完整的电路图中，均会标注有各个集成电路的型号。

我们可以根据电路图提供的型号，通过查阅集成电路手册等技术资料，搞清楚这些集成电路的基本功能以及其它相关数据，这对于看懂集成电路电路图会有极大的帮助。

在上面介绍的功率放大单元电路中，集成电路IC1的型号是LM3886，通过查阅手册可以很清楚的了解到：LM3886是高性能集成功率放大器，频率响应范围5Hz~100kHz，输出功率50W，总谐波失真0.03%，具有过压、过载、超温保护功能和静噪功能，以LM3886为核心构成的音频功放单元电路具有很好的技术性能。

集成电路版图基础-CMOS版图篇01

对管
缓冲器中的一级反相器
运放对管
大尺寸器件存在的问题：寄生电容；栅极串联电阻
大面积的栅极与衬底之间有氧化层隔绝，形成平板电容
栅电压降低
细长的栅极存在串联电阻，导致栅极两端电压不同
MOS管寄生电容值
C W L C0
MOS管栅极串联电阻值
R W / L R
S G
电路图
版图
栅极竖直方向排列
电路图
版图
三个或三个以上MOS管并联。类似大尺寸MOS管的拆分连接
源和漏的并联都用金属连接（叉指型）
（3）MOS管的复联复联是同时存在MOS管串联和并联的情况。
二、集成电路版图设计方法
棒状图设计：为了方便地从电路中得到最有效的源漏共用版图，可以使用“棒状图设计”，在绘制版图之前先制作结构草图。可以很好的解决器件布局问题
Hale Waihona Puke 8、MOS管阵列的版图实现
(1) MOS管的串联。 N1的源、漏区为X和Y，N0的源、漏区为Y和Z。利用源漏共用，得到两个MOS管串联连接的版图。电路图
N1和N0串联版图
N1、 N0版图
任意个MOS管串联。例如3个MOS管串联的版图。
电路图
版图
（2）MOS管并联(并联是指它们的源和源连接，漏和漏连接，各自的栅还是独立的。) 栅极水平放置

“混合棒状图”法：
矩形代表有源区(宽度不限)；实线代表金属；虚线代表多晶硅；
“×”代表引线孔。其它层次不画,

通常靠近电源vdd的是P管，靠近地线gnd 的是N管。
反相器棒状图
电路图-棒状图-版图
a
b

丛宁_2011.8.1-8.9集成电路版图学习总结

2011.8.1-8.9期间的学习总结本周学习总结：1．学习了《集成电路掩模设计——基础版图设计》的第10章（验证），了解了DRC和LVS的验证原理和过程，这还需要在软件的使用中进一步体会；2．学习了Linux最基本的指令，为使用Cadence打基础；3．做了一次报告，讲了四部分，分别为平面布局、17个一般技术、硅加工工艺和CMOS版图等，在讲解的过程中有学姐旁听指导，我问了很多和实际相关的问题，发现理论和实践还是有一定差距的，所以要多实践；4．听了一次报告，由金老师主讲的，从全局上了解了集成电路从最初设计到最后流片的整个过程，还有一些版图的基础知识；5．根据金老师给的一个放大器电路，结合书中的实例研究，进行了版图设计分析；6．开始练习使用Cadence，其中包括导库的过程，这个过程不太顺利，还有需要解决的问题。

下两周学习计划：从8月10日下午到8月24日是实验室的放假时间，这段时间我主要是学习于老师给我的论文，做陀螺仪的综述。

《集成电路掩模设计——基础版图设计》第10章验证检查软件：（1）DRC（Design Rule Check）设计规则检查写好设计规则控制文件。

DRC是第一级检查。

（2）LVS（Layout Versus Schematic）版图与电路图的对照能检查部件和布线，还能确认它们的值是否正确。

e.g.器件的尺寸和类型。

以上两个过程都是反复的过程。

一、DRC1．布尔指令行：（1）AND功能：以图来解释比较清楚：应用：e.g. 寻找CMOS晶体管。

如下图：搜寻有源区上覆盖有多晶的区域就是晶体管代码行：TMP1=POLY AND ACTIVETMP2=TMP1 AND NWELL（PMOS）困难之处：首先要告诉计算机我们的器件位于何处。

（2） OR功能：合二为一。

依然用图解：⇒代码行：TMP3=TMP2 OR PPLUS应用：把具有共同设计规则的临时文件组合起来。

（3） NOT功能：代码行：TMP4=A NOT B ⟺ TMP4=A AND NOT B⇒应用：e.g.1.要在电阻层和掺杂层中找到正常电阻：e.g.2.选择多晶硅矩形：（不同顺序，结果不同）2．规则检查指令行：第一项检查：外部检查：e.g. DISPLAY CHECK1 = EXTERNAL M1 >=2um （检查各个多边形周边相互间的距离。

07集成电路版图设计技巧

错误布线
正确布线
引线孔、通孔：
一般情况下，衬底接触和有源区接触布线需要在整个接触区域内，保持一定间距，连续制作一排引线孔；模拟电路部分多晶硅栅引线处，制作两个通孔；数字电路部分由于面积限制，多晶硅栅引线处制作一个引线孔；相邻金属层之间，如果面积允许，至少制作两个接触孔。

(b)场反型形成场区寄生MOS管
2)场开启电压
影响场开启电压的因素： ① 场氧化层厚度——场氧化层越厚，场开启电压就越高。 ② 衬底掺杂浓度——衬底浓度越高，场开启电压也越高。要求场开启电压足够高，至少应大于电路的电源电压，使每个MOS管之间具有良好的隔离特性版图设计中增加沟道隔离环提高场开启电压。
部分设计规则

多晶硅延伸有源区最小：0.3um 引线孔、通孔尺寸：3×3um 引线孔、通孔最小间距：0.45um 有源区、多晶硅、一铝、二铝覆盖引线孔、通孔最小：0.15um 多晶硅最小宽度： 0.3um 一铝、二铝最小宽度： 0.45um 多晶硅、一铝、二铝最小间距： 0.45um
1. 隔离环及其作用
1) 寄生MOS管当金属线通过场氧化层时,金属线和场氧化层及下面的硅衬底形成一个MOS管。如果金属线的电压足够高,会使场区的硅表面反型,在场区形成导电沟道,这就是场反型或场开启。寄生 MOS管接通不该连通的两个区域，破坏电路的正常工作。
寄生MOS管示意图
(a)金属导线跨过两个扩散区
三、沟道隔离环
沟道隔离环是制作在衬底上或阱内的重掺杂区，能提高场开启电压，防止衬底反型形成寄生MOS管。 P管的隔离环是N-衬底上的N+环； N管的隔离环是P-阱内的P+环将各管的衬底接触区域延长，并使之包围整个模块即形成隔离环

集成电路版图设计技术

由于一个芯片包含上亿个晶体管，为了降低设计复杂性，通常把整个电路划分成若干个模块，将处理问题的规模缩小。划分时要考虑的因素包括模块的大小、模块的数目和模块之间的连线数等。
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二、布图规划和布局
• 布图规划是根据模块包含的器件数估计其面
积，再根据该模块和其它模块的连接关系以及上一层模块或芯片的形状估计该模块的形状和相对位置。其优化目标是：电路性能，包括时延，噪声、串扰等，同时考虑P/G、Clock、Bus、 Interconnect的可布性。布图规划中的模块为软模块。
VLSI版图是一组有规则的由若干层平面几何图形元素组成的集合。
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串联
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并联
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第四节版图设计规则
一、设计规则的内容与作用
• 设计规则是集成电路设计与制造的桥梁。如何向电路设计及版图设计工程师精确说
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在整个设计过程中，设计者可以通过显示，观察任意层次版图的局部和全貌；可以通过键盘、数字化仪或光笔进行设计操作；可以通过画图机得到所要绘制的版图图形。利用计算机辅助设计，可以降低设计费用和缩短设计周期。
3、自动化设计
在版图自动设计系统的数据库中，存有单元的电路图、电路性能参数及版图。在版图设计时，只要将设计的电路图（Netlist）输入到自动设计系统中，再输入版图的设计规则和电路的性能要求，自动设计工具可以进行自动布局设计、自动布线设计并根据设计要求进行设计优化，最终输出版图。

集成电路版图设计技巧分析与研究

集成电路版图设计技巧分析与研究作者：杨志磊来源：《科学与财富》2018年第23期摘要：文章以提高集成电路版图设计能力与效率为目的，首先介绍了版图设计的根本原则以及设计方法存在的优缺点，其次阐述了集成电路版图设计流程，并且着重分析了设计技巧，重点在于如何更加高效的完成集成电路版图设计，为后续版图数据tape-out奠定基础。

关键词：集成电路版图；版图设计；设计技巧信息技术的发展推动了集成电路设计水平的提升，由于芯片面积和工艺尺寸的不断减小，使集成电路版图设计技巧方面面临非常严格的要求。

设计人员必须要对电路形式、参数设置以及应用场景等进行充分考虑，才能够满足设计需求。

但是版图工程师在进行集成电路版图设计的过程中，经常会面临一些问题，影响芯片的功能与性能。

为了保证集成电路版图设计的正确性和准确性，文章重点围绕设计技巧展开论述。

1 版图设计根本原则作为电路的设计人员，必须保证电路设计环节的紧凑型，以更快的效率完成产品设计。

版图设计主要涉及到几种不同的设计方式：如果以自动化程度为依据，版图设计分为人工设计、自动布局布线两种；如果以布局模块限制为依据，版图设计有全定制、半定制这两种类型[1]。

通常正式开始版图设计前，设计人员必须了解所使用的工艺文件及设计规则，将其作为设计的参考依据。

明确设计规则期间，要对掩膜对准以及非线性等因素进行全面考虑。

设计规则规定了各种图形所要满足的要求，然而各个企业所使用的工艺及设计规则存在很大差异，因此要解决这一问题，需要应用高级CAD工具，兼容各种工艺，便于设计版图。

自然其中也存在一些缺点，比如线性度的应用范围受限等，这些都对集成电路版图设计造成限制。

2 集成电路版图设计技巧2.1 整体规划设计针对集成电路版图设计，其中最为重要的就是整体设计（即top设计），直接关系到所有block所在位置以及布局布线。

整体布局设计方法和成型电路图相似度非常高，按照模块面积进行适当的调整，将其进行有效拼凑。

初探集成电路版图设计的技巧

２．３版图的检查与修改。运行ＤＲＣ有识别能力，进行识别工作，在图形之前进行检查，发现错误时，可以在错误处
做标记，检查线路短路，线路开路与结点，当检查出错误之后，可以局限在最短的通路上，在检查中，要知道版图部件的类型是否符合规范要求，看一看有没有断路的地方，有的话就对照着电路原理图进行修改，还要看有没有连错线的地方，直到修改到与版图和电路图完全一样就可以。
关键词：集成电路；版图设、版图设计方法与规则
电路设计者都希望电路设计能够紧凑，是一个高效率的成品工艺。在版图设计中可以分类设计的几种方法，按自动化程度进行划分，可将版图设计方法分成手工设计和自动设计两类；如果按照布局模块的限制来划分，可以划分为全定制与半定制两类 …，在大多数情况下，或者在设计之前，应该去生产厂的设计规则，并为设计的过程参考。一般在确定设计规则的时候，应该要考虑掩膜对准，非线性等等。
２．１全局规划设计。对集成电路版图进行设计的时候，全局的设计是个关键，全局设计这个环节决定了元件的位置和分布的方式，一般讲，要按照模块的面积进行划分与调整，使其结合在一起，并且在全局设计中应该要注意设计的分布是否合理，减少使用的面积与芯片的成本问题，并且要能够方便于电路的测试。在布局时，应该布局之前的准备，布局时应该注意的方面，到最后节省面积的途径有，电源线下面可以有器件，节省面积，数字电路版图主要是节省面积，减小面积。

Cadnece版图设计技巧总结

Cadnece版图设计技巧总结Cadence 版图设计技巧总结在集成电路设计领域，Cadence 版图设计是至关重要的环节。

它不仅关系到芯片的性能、功耗和可靠性，还直接影响到芯片的制造成本和生产周期。

对于版图设计师来说，掌握一些实用的技巧能够显著提高设计效率和质量。

接下来，就让我们一起深入探讨 Cadence 版图设计中的那些关键技巧。

一、布局规划良好的布局规划是成功版图设计的基础。

在开始设计之前，需要对整个芯片的功能模块进行合理划分，并确定它们之间的连接关系。

这有助于减少布线长度，降低寄生电容和电阻，从而提高芯片的性能。

首先，要考虑电源和地的分布。

电源和地网络应该尽可能地均匀分布，以减少电压降和噪声。

可以采用多层金属来构建电源和地的平面，以提供低阻抗的路径。

其次，对于高速信号线路，要尽量缩短其走线长度，并避免穿越其他信号密集区域。

同时，要注意信号之间的隔离，以防止串扰。

另外，在布局时还要预留足够的空间用于放置 ESD（静电放电）保护器件、测试结构和封装引脚等。

二、器件匹配在模拟和混合信号电路中，器件的匹配性对性能有着重要影响。

为了实现良好的匹配，需要遵循一些原则。

首先，将需要匹配的器件放置在相邻位置，并采用相同的方向。

这样可以减少由于工艺偏差引起的不匹配。

其次，对于对称的电路结构，要保持布局的对称性。

例如，差分放大器的两个晶体管应该具有相同的环境和布局。

此外，在布线时，要确保匹配器件的连线长度和宽度相同，并且走在相同的层次上。

三、布线策略布线是版图设计中的关键步骤之一。

合理的布线策略可以减少信号延迟、串扰和功耗。

对于电源线和地线，要使用较宽的金属线来降低电阻。

同时，要避免出现锐角和狭窄的通道，以防止电流集中和电迁移现象。

对于信号线，要根据信号的频率和特性选择合适的布线层次。

高频信号通常需要走在顶层金属层，以减少寄生电容。

在布线过程中，要注意控制走线的阻抗，以保证信号的完整性。

另外，要合理设置过孔的数量和位置。

集成电路版图设计实验心得

集成电路版图设计实验心得实验心得，总结：集成电路版图设计是由基本门电路搭建组合而成的大型复杂电路，如果对其中的关键参数不了解就无法进行相应的设计，更别说自己能够将它做好。

因此，我们有必要掌握集成电路设计的相关知识与技术，熟悉相关工具软件，学会使用电子技术手段和方法来完成芯片功能设计、版图绘制以及相关的技术文档编写等。

下面介绍下此次课程实验的主要内容：一、简单的 CMOS 逻辑模块设计1. CMOS 器件及工作原理二极管：当没有加上反向偏压时，为导通状态，正向导通；在加上反向偏压后，反向阻断，变为截止状态，且耗尽所有能量；当两端都接上负载时，电流经过负载电阻降为0，同时功耗降到最小。

二极管有如下特性:(1)结电容，很小（约10^-9法拉，正常情况下为0.7左右）。

（2）特性曲线是一条垂直于管子轴线的一条曲线。

在静态工作点附近，当二极管加上反向电压后,它可以看成一个一端开路另外一端短路的普通二极管;在整个工作区内它几乎处于完全饱和状态,其电流随着电压增大而迅速增大;实验心得，总结：集成电路版图设计是由基本门电路搭建组合而成的大型复杂电路，如果对其中的关键参数不了解就无法进行相应的设计，更别说自己能够将它做好。

二极管有如下特性:(1)结电容，很小（约10^-9法拉，正常情况下为0.7左右）。

（2）特性曲线是一条垂直于管子轴线的一条曲线。

在静态工作点附近，当二极管加上反向电压后,它可以看成一个一端开路另外一端短路的普通二极管;在整个工作区内它几乎处于完全饱和状态,其电流随着电压增大而迅速增大;当电压减小到某一值后，电流突然减少，并且这个电流的值为管子特性曲线的斜率，但仍保持原来的电流值不变，在管子轴线上电流不再是一条直线，管子的阻抗发生了翻转，导致其电流迅速下降。

集成电路版图技巧总结

集成电路版图技巧总结1、对敏感线的处理对敏感线来说，至少要做到的是在它的走线过程中尽量没有其他走线和它交叉。

因为走线上的信号必然会带来噪声，交错纠缠的走线会影响敏感线的信号。

对于要求比较高的敏感线，则需要做屏蔽。

具体的方法是，在它的上下左右都连金属线，这些线接地。

比如我用M3做敏感线，则上下用M2和M4重叠一层，左右用M3走，这些线均接地。

等于把它像电缆一样包起来。

2、匹配问题的解决电路中如果需要匹配，则要考虑对称性问题。

比如1：8的匹配，则可以做成33的矩阵，“1”的放在正中间，“8”的放在四周。

这样就是中心对称。

如果是2：5的匹配，则可以安排成AABABAA的矩阵。

需要匹配和对称的电路器件，摆放方向必须一致。

周围环境尽量一致。

3、噪声问题的处理噪声问题处理的最常用方法是在器件周围加保护环。

N mos管子做在衬底上因此周围的guardring是Pdiff，在版图上是一层PPLUS,上面加一层DIFF，用CONTACT连M1。

Pdiff接低电位。

Pmos管子做在NWELL里面因此周围的GUARDING是Ndiff，在版图上先一层NPLUS，上面加一层DIFF，用CONTACT连M1。

Ndiff接高电位。

在一个模块周围为了和其他模块隔离加的保护环，用一圈NWELL，里面加NDIFF，接高电位。

电阻看类型而定，做在P衬底上的周围接PDIFF型guarding接地；做在NWELL里面的则周围接NDIFF型guarding接高电位。

各种器件，包括管子，电容，电感，电阻都要接体电位。

如果不是RF型的MOS管，则一般尽量一排N管一排P管排列，每排或者一堆靠近的同类型管子做一圈GUARDING，在P管和N管之间有走线不方便打孔的可以空出来不打。

4、版图对称性当电路需要对称的时候，需要从走线复杂度，面积等方面综合考虑。

常见的对称实现方式：一般的，画好一半，折到另一半去，复制实现两边的对称。

如果对称性要求高的，可以用质心对称的方式，把管子拆分成两个，四个甚至更多。

版图重点总结

第一章基本概念(1) ☆☆集成电路：Integrated Circuit ，缩写ICIC是通过一系列特定的加工工艺，将晶体管、二极管等有源器件和电阻、电容、电感等无源器件，按照一定的电路互连，“集成”在一块半导体晶片（如硅或砷化镓）上，封装在一个外壳内，执行特定电路或系统功能的一种器件。

(2)特征尺寸定义为器件中最小线条宽度(对MOS器件而言，通常指器件栅电极所决定的沟道几何长度)，也可定义为最小线条宽度与线条间距之和的一半。

(3)就设计方法而言，设计集成电路的方法可以分为三种方式：全定制（Full-Custom Design Approach）半定制（Semi-Custom Design Approach）（标准单元、积木块、门阵列、门海）可编程IC （PLD：Programmable Logic Device）（PROM 、GAL 、PLA、PAL、PLD 、FPGA ）（4）☆☆积木块法(BB)与标准单元法（sc）不同之处是：第一，它既不要求每个单元（或称积木块）等高，也不要求等宽。

每个单元可根据最合理的情况单独进行版图设计，因而可获得最佳性能。

设计好的单元存入库中备调用。

第二，它没有统一的布线通道，而是根据需要加以分配。

（5）☆☆门阵列方法与门海方法的比较门阵列方法的设计特点：设计周期短，设计成本低，适合设计适当规模、中等性能、要求设计时间短、数量相对较少的电路。

不足：设计灵活性较低；门利用率低；芯片面积浪费。

门海方法的设计特点：门利用率高，集成密度大，布线灵活，保证布线布通率。

不足：仍有布线通道，增加通道是单元高度的整数倍，布线通道下的晶体管不可用。

（6）集成电路设计：根据电路功能和性能要求，在正确选择系统配置、电路形式、器件结构、工艺方案和设计规则的情况下，尽量减小芯片面积，降低设计成本，缩短设计周期以保证全局优化，设计出满足需求的集成电路。

其最终的输出结果是掩膜版图，通过制版和工艺流片可以得到所需的集成电路。

集成电路的版图设计

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2. 微米设计规则，又称自由格式规则
——80年代中期，为适应VLSI MOS电路制造工艺，发展了以微米为单位的绝对值表示的版图规则。针对一些细节进行具体设计，灵活性大，对电路性能的提高带来很大方便。适用于有经验的设计师以及力求挖掘工艺潜能的场合。目前一般的MOS IC研制和生产中，基本上采用这类规则。其中每个被规定的尺寸之间没有必然的比例关系。显然，在这种方法所规定的规则中，对于一个设计级别，就要有一整套数字，因而显得烦琐。但由于各尺寸可相对独立地选择，所以可把尺寸定得合理。
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版图设计图例
Poly Diff Al con
Vdd
P阱
T2 W/L=3/1 Vi Vo T1 W/L=1/1 Vi Vo
Vss
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MOS集成电路的版图设计规则
基本的设计规则图解
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p.333
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MK1
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3
poly-Si：取决于工艺上几何图形的分辨率。 Al:铝生长在最不平坦的二氧化硅上，因此，铝的宽度和间距都要大些，以免短路或断铝。 diff-poly：无关多晶硅与扩散区不能相互重叠，否则将产生寄生电容或寄生晶体管。

Al Poly

diff
2
3

4
⑫ 接触孔：孔的大小：22 diff、poly的包孔：1 孔间距：1
设计铝条时，希望铝条尽量短而宽。铝条本身也要引入串连电阻，因此也需计算铝条引入的串联电阻对线路的影响。铝条不能相交，在不可避免的交叉线时，可让一条或几条铝条通过多发射极管的发射极区间距或发射区与基区间距，也可从电阻上穿过，但不应跨过三次氧化层。必须采用“磷桥” 穿接时，要计算“磷桥”引入的附加电阻对电路特性的影响。一般不允许“磷桥”加在地线上。但是在设计IC时应尽可能避免使用扩散条穿接方式，因为扩散条不仅带来附加电阻和寄生电容，同时还占据一定面积。 46

Layout(集成电路版图)注意事项及技巧总结

Layout主要工作注意事项●画之前的准备工作●与电路设计者的沟通●Layout 的金属线尤其是电源线、地线●保护环●衬底噪声●管子的匹配精度一、l ayout 之前的准备工作1、先估算芯片面积先分别计算各个电路模块的面积，然后再加上模块之间走线以及端口引出等的面积，即得到芯片总的面积。

2、Top-Down 设计流程先根据电路规模对版图进行整体布局，整体布局包括：主要单元的大小形状以及位置安排；电源和地线的布局；输入输出引脚的放置等；统计整个芯片的引脚个数，包括测试点也要确定好，严格确定每个模块的引脚属性，位置。

3、模块的方向应该与信号的流向一致每个模块一定按照确定好的引脚位置引出之间的连线4、保证主信号通道简单流畅，连线尽量短，少拐弯等。

5、不同模块的电源，地线分开，以防干扰，电源线的寄生电阻尽可能较小，避免各模块的电源电压不一致。

6、尽可能把电容电阻和大管子放在侧旁，利于提高电路的抗干扰能力。

二、与电路设计者的沟通搞清楚电路的结构和工作原理明确电路设计中对版图有特殊要求的地方包含内容：（1）确保金属线的宽度和引线孔的数目能够满足要求（各通路在典型情况和最坏情况的大小）尤其是电源线盒地线。

（2）差分对管，有源负载，电流镜，电容阵列等要求匹配良好的子模块。

（3）电路中MOS管，电阻电容对精度的要求。

（4）易受干扰的电压传输线，高频信号传输线。

三、layout 的金属线尤其是电源线，地线1、根据电路在最坏情况下的电流值来确定金属线的宽度以及接触孔的排列方式和数目，以避免电迁移。

电迁移效应：是指当传输电流过大时，电子碰撞金属原子，导致原子移位而使金属断线。

在接触孔周围，电流比较集中，电迁移更容易产生。

2、避免天线效应长金属（面积较大的金属）在刻蚀的时候，会吸引大量的电荷，这时如果该金属与管子栅相连，可能会在栅极形成高压，影响栅养化层质量，降低电路的可靠性和寿命。

解决方案：（1）插一个金属跳线来消除（在低层金属上的天线效应可以通过在顶层金属层插入短的跳线来消除）。

集成电路布图设计

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集成电路布图设计的应用场景
消费类电子产品的应用
智能家居设备
如智能电视、智能冰箱等，需要使用集成电路布图设计来实现音视频处理、数据传输等功
能。
移动通信设备
如手机、平板电脑等，需要使用集成电路布图设计来实现无线通信、数据处理等功能。
家用电器
如洗衣机、空调等，需要使用集成电路布图设计来实现控制
、定时等功能。
通信系统的应用
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无线通信基站
无线通信基站需要使用集成电路布图设计来实现信号处理、调制解调等功能。
卫星通信系统
卫星通信系统需要ቤተ መጻሕፍቲ ባይዱ用集成电路布图设计来实现信号传输、处理等功能。
有线通信系统
有线通信系统需要使用集成电路布图设计来实现信号传输、处理等功能。
嵌入式系统的应用
体积小：能够缩小电子设备体积，提高便携性。
特点
功耗低：采用CMOS等低功耗工艺，能够降低芯片功耗，提高系统续航能力。
高可靠性：采用大规模集成电路封装技术，能够提高电子设备的可靠性和稳定性。
集成电路布图设计的重要性
实现复杂功能
集成电路布图设计能够将多个电子器件集成在一起，实现复
杂的功能，如CPU、GPU等。
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技术升级：随着半导体应用领域拓展：从最初
工艺的不断升级，集成的模拟电路、数字电路
电路布图设计技术也在到现在的射频电路、生
不断升级，从早期的SSI 物医学电路等领域都在
、MSI到现在的ASIC、广泛应用集成电路布图
FPGA等。
设计技术。
设计工具的进步：随着计算机技术的发展，集成电路布图设计工具也在不断升级，从早期的手动设计到现在的自动化设计，提高了设计效率和准确性。

集成电路版图设计的技巧

（1）Design Rules Checker 运行 DRC，DRC 有识别能力，能够进行复杂的识别工作，在生成最终送交的图形之前进行检查。程序就按照规则检查文件运行，发现错误时，会在错误的地方做出标记，并且做出解释。
（2）Electrical Rules Checker 检查线路短路，线路开路和 floating 结点。 ERC 检查到短路错误后，将错误提示局限在最短的连接通路上。
目前大部分 IC 公司采用的是 UNIX 系统，使用版本是 Sun Solaris。
版图设计软件通常为 Cadence ，它是一个大型的 EDA 软件，它几乎可以完成电子设计的方方面面，包括 ASIC 设计、FPGA 设计和 PCB 设计。软件操作界面人性化，使用方便，安全可靠，但价格较昂贵。 3、版图设计过程 3．1 画版图之前，应与 IC 工程师建立良好沟通
集成电路设计的流程：系统设计、逻辑设计、电路设计（包括：布局布线验证）、版图设计版图后仿真（加上寄生负载后检查设计是否能够正常工作）。
集成电路版图设计是集成电路从电路拓扑到电路芯片的一个重要的设计过程，它需要设计者具有电路及电子元件的工作原理与工艺制造方面的基础知识，还需要设计者熟练运用绘图软件对电路进行合理的布局规划，设计出最大程度体现高性能、低功耗、低成本、能实际可靠工作的芯片版图。集成电路版图设计包括数字电路、模拟电路、标准单元、高频电路、双极型和射频集成电路等的版图设计。 2、软件介绍
完毕后的版图如下图 4 所示：
（3）画 nmos 的版图
绘制 nmos 管的步骤同 pmos 管基本相同（新建一个名为

Layout(集成电路版图)注意事项及技巧总结教案资料

L a y o u t(集成电路版图)注意事项及技巧总结Layout主要工作注意事项●画之前的准备工作●与电路设计者的沟通●Layout 的金属线尤其是电源线、地线●保护环●衬底噪声●管子的匹配精度一、layout 之前的准备工作1、先估算芯片面积先分别计算各个电路模块的面积，然后再加上模块之间走线以及端口引出等的面积，即得到芯片总的面积。

3、模块的方向应该与信号的流向一致每个模块一定按照确定好的引脚位置引出之间的连线4、保证主信号通道简单流畅，连线尽量短，少拐弯等。

5、不同模块的电源，地线分开，以防干扰，电源线的寄生电阻尽可能较小，避免各模块的电源电压不一致。

6、尽可能把电容电阻和大管子放在侧旁，利于提高电路的抗干扰能力。

（2）差分对管，有源负载，电流镜，电容阵列等要求匹配良好的子模块。

（3）电路中MOS管，电阻电容对精度的要求。

（4）易受干扰的电压传输线，高频信号传输线。

三、layout 的金属线尤其是电源线，地线1、根据电路在最坏情况下的电流值来确定金属线的宽度以及接触孔的排列方式和数目，以避免电迁移。

电迁移效应：是指当传输电流过大时，电子碰撞金属原子，导致原子移位而使金属断线。

在接触孔周围，电流比较集中，电迁移更容易产生。

集成电路布图设计

2023-11-04CATALOGUE目录•集成电路布图设计概述•集成电路布图设计的基本要素•集成电路布图设计的技巧和方法•集成电路布图设计的工具与平台•集成电路布图设计的挑战与解决方案•集成电路布图设计的应用案例01集成电路布图设计概述集成电路布图设计是指将电子器件及其连接关系以几何图形的方式在集成电路芯片上分布并按照一定规则布局的技术方案。

定义集成电路布图设计具有高度复杂性、精密性和集成性，要求设计者具备深厚的电子设计自动化（EDA）工具使用技能和专业知识。

特点定义与特点物理设计根据逻辑电路设计，进行布局布线、信号完整性分析等物理设计，生成可制造的版图文件。

设计输入明确设计需求，提供功能描述和性能参数等设计输入信息。

逻辑设计将功能描述转化为逻辑电路，进行功能仿真和调试。

版图验证对版图文件进行功能和性能验证，确保设计与制造的一致性。

制造与测试将版图文件交由半导体制造厂进行芯片制造，并进行测试与验证。

合理的布图设计可以优化芯片的性能、速度和功耗等方面的表现。

提高芯片性能降低制造成本推动产业发展通过优化布图设计，可以提高芯片的可制造性和良品率，降低制造成本。

集成电路布图设计是半导体产业的核心技术之一，对于推动产业发展具有重要意义。

03020102集成电路布图设计的基本要素确定芯片的功能和性能参数，进行逻辑门级设计，实现功能描述到逻辑电路的转换。

逻辑设计进行芯片的物理布局和布线设计，包括信号完整性、电源完整性、时序等。

物理设计通过仿真工具对设计的电路进行功能和性能验证，确保设计的正确性。

仿真验证将电路设计转换为版图设计，需要考虑工艺、制程等因素对电路性能的影响。

抽象层次使用版图编辑工具进行版图的绘制和编辑，实现电路到版图的转换。

版图编辑对版图进行质量检查和验证，确保版图的正确性和可制造性。

版图验证检查版图设计是否符合制造工艺的要求，确保版图的可制造性。

设计规则检查（DRC）分析版图布局对电路性能的影响，以及各种寄生效应对电路性能的影响。

集成电路版图设计的技巧分析

集成电路版图设计的技巧分析摘要：集成电路产品只有拥有更小的尺寸和更好的良率才能在市场竞争中脱颖而出，这就要求版图设计人员拥有更加专业的水平和更高的技能。

基于此，本文主要分析了集成电路版图设计的技巧。

关键词：集成电路；版图设计；布局；技巧1集成电路版图设计的概述在集成电路设计的过程中，版图设计是最后一个设计环节，起到一个收尾的作用，是在前面系统设计、逻辑设计及电路设计的基础上所开展的。

集成电路的版图设计包括很多方面，是将电路拓扑为电芯片的必要手段。

因为之前的集成电路设计都是在图纸上完成的，要想将这些设计应用在实际的集成电路芯片上，就必须要对其进行线路布局和版图设计。

2集成电路版图设计流程分析2.1与电路设计者进行有效沟通在版图设计开始之前，版图设计师需要跟电路设计师取得良好的沟通。

需要了解他对于工作进度的安排以及对版图面积的要求。

知道哪些功能模块在电路中特别重要，哪些器件需要进行高度的匹配以及哪些模块之间可以就近摆放或者需要进行相应的隔离处理。

还包括要了解电路中哪些是大电流的部分，需要多大的线宽等等一系列版图设计的细节。

版图设计师只有在设计的初始阶段尽可能多的了解和熟悉版图设计中的要点和值得注意的事项，才能在整个芯片设计过程中更有针对性的进行优化。

2.2全局规划设计全局规划设计环节决定着相关元件所处的位置和分布方式，一般来讲这一布局设计与已经成型的电路图很相像，只需要按照每个模块的面积作出相应调整，使其以最紧凑的合理方式结合在一起。

另外，在全局设计中还要注意合理设计焊盘的分布，焊盘的布局原则是在满足电路内部信号连接的基础上，尽可能减少使用面积和芯片成本。

2.3分层设计分层设计是在全局规划的基础上，按照从大模块到小模块的设计顺序，将各种功能模块的电路划分为一个个单元，然后合理的设计这些单元内部的子模块和器件。

通过先完成底层子模块级别的版图设计，再一层一层逐步往上，进一步整合完成最上层的整个集成电路的版图设计。

模拟集成电路版图基础讲解

• 电阻连接： – 假设最后所得结果是200ohms。接下来把这2 块用金属线连在一起，那么可以得到400ohms 加上连线阻值的测量结果。所有材料都有阻值，金属也不例外，因此电阻的和会比400ohms 大一些。
方块电阻
• 直接连接： – 如果把这2 块直接连在一起，那么可以测量得到阻值正好是 400ohms。
– 它不仅具有寄生效应小 – 与偏置电压无关 – 低的温度系数 – 单位面积的电容值很高。
– 在制作固定面积金属电容中，交叉金属来得到更大电容的方法同样可以用在POLY 电容中，我们形象的称之为“三明治电容”
几种集成电容的比较
电阻电容画法实例: 电阻画法实例
• 现在以1.5K 和250Ω的Poly 电阻为例，介绍一下电阻的画法。 – 首先查到Poly 的方块电阻值为25Ω/□ – 先做一个电阻单元，Poly 宽为2u,长为40u,两端通过引线孔用金属引出。此电阻阻值为500Ω。
• 垂直NPN 管
– 和相同水平工艺相比较，基极面积很小，从而就会有比较高的速度。
– NPN 的P 区这是在工艺中控制的，因此要更方便容易一些。
• 横向NPN 管
– NPN 做成横向的结构，由于P 区必须要通过引线孔才能把信号接出来，由于设计规则的限制， P 区面积不可能做到最小，这就完全毁掉了他的优点。因此，对于NPN 来说一定是垂直器件。
Ｎ阱电容
• 在场效应管的栅极和衬底之间，存在寄生电容。称之为恶性寄生。但是，如果正好需要电容，这个寄生是需要的。
金属电容
• 扩散电容缺点：
– 传递噪声：扩散电容在PN 结上会有一个寄生电容。任何输入到扩散电容底部平行板上的信号将会自动耦合到衬底上。在电路设计中有些情况，需要一个电容器阻断直流信号，但是允许交流信号传输到下个电路块。