第5章基本RS触发器
基本RS触发器
5.2 同步触发器
5.2.1 同步RS 5.2.2 JK、D和T 5.2.3 同步JK 5.2.4 同步D触发器 5.2.5 同步T触发器
5.2.1 同步RS触发器
图5.2.1所示，是与非门和或非门构成的同步RS触 发器的原理电路。
00
0 1
0 保持 1 Qn+1 =Qn
01
0 1
1 1
置“1” Qn+1 =1
10
0 1
0 0
置“0” Qn+1 =0
11
0 1
1* 1*
不定态 1*
Qn+1=S + RQn RS=0(约束条件)
2．状态转换图
状态转换图如图5.1.7所示， 简称状态图。
3．时序波形图
基本RS触发器的时序图如图5.1.8所示，设电路初
⑶ 输入信号消失后，电路能保持获得的状态－－ 具有“记忆” 能力。
２．触发器现态、次态和时序的概念 现态－－输入信号作用的t 时刻，触发器所处的状 态，用Qn表示 。 次态－－ t 时刻输入信号作用后，触发器获得的新 状态，用Qn+1表示。 时序－－在输入信号作用下，触发器状态更新和演 化过程的时间序列。
显然，不应该出现Q=Q=0，或Q=Q=1的状态。
把这两种状态称为不定态，用“0*”或“1*”表示。
与非门和或非门构成的触
发器逻辑符号，如图5.1.2(a)、 Q Q
(b)所示。
SR
QQ SR
2． 基本特点
(a) 与非门 (b) 或非门
基本RS触发器是一 图5.1.2 基本RS触发器逻辑符号
基本rs触发器的逻辑功能、构成、逻辑状态表、逻辑符号
基本rs触发器的逻辑功能、构成、逻辑状态表、逻辑符号————————————————————————————————作者：————————————————————————————————日期：基本rs触发器的逻辑功能、构成、逻辑状态表、逻辑符号将两个与非门的输出端、输入端相互交叉连接，就构成了基本R-S触发器，如下图所示。
正常工作时输出端Q和的逻辑状态相反。
通常用Q端的状态来表示触发器的状态，当Q=0时称触发器为0态或复位状态，Q=1时称触发器为1态或置位状态。
下面分四种情况来讨论触发器的逻辑功能。
（1）RD=1，SD=1。
设触发器处于0态，即Q=0，=1。
根据触发器的逻辑电路图，此时Q=0反馈到门G2的输入端，从而保证了=1；而=1反馈到门G1的输入端，与SD=1共同作用，又保证了Q=0。
因此触发器仍保持了原来的0态。
设触发器处于1态，即Q=1、=0。
=0反馈到门G1的输入端，从而保证了Q=1；而Q=1反馈到门G2的输入端，与RD=1共同作用，又保证了=0。
因此触发器仍保持了原来的1态。
可见，无论原状态为0还是为1，当RD和SD均为高电平时，触发器具有保持原状态的功能，也说明触发器具有记忆0或1的功能。
正因如此，触发器可以用来存放一位二进制数。
（2）RD=0，SD=1。
当RD =0时，无论触发器原来的状态如何，都有=1；这时门G1的两输入端都为1，则有Q=0，所以触发器置为0态。
触发器置0后，无论RD变为1或仍为0，只要SD保持高电平（SD ＝1），触发器保持0态。
也即无论原状态如何，只要SD保持高电平，RD端加负脉冲或低电平，都能使触发器置0，因而RD端称为置0端或复位端。
（3）RD=1，SD=0。
因SD=0，无论的状态如何，都有Q=1；所以，触发器被置为1态。
一旦触发器被置为1态之后，只要保持RD =1不变，即使SD由0跳变为1，触发器仍保持1态。
SD端称为置1端或置位端。
（4）RD=0，SD=0。
第五章 触发器
图5.5.2 带异步置位、复位端的CMOS边沿触发器
CMOS边沿触发器的特性表
CP
D
Q
n
Q n 1
0 0
0
0 0
1
0
1 1
1 1
1
(4-33)
二、维持阻塞触发器 1、阻塞RS触发器
S
①置1 维持 线
1
0
S’
& G5 0 1
③置0 阻塞线
&
G3 L1 L2
1 0 1
& G1
Q 0 1
§5.3 电平触发的触发器
一、电路结构及工作原理
（1）CP=0，状态不变。
（2）CP=1，工作，同SR锁存器一样约束条件为：SR=0。
电平触发RS触发器的特性表
*CP回到低电平后状态不定 在使用电平触发RS触发器的过程中，有时还需要CP信号到 来之前将触发器预先置成指定的状态，为此在实用的电平触发 RS触发器电路上往往还设置有专门异步置位输入端和异步复位 输入端，如下页图：1717
1
1 0
1 0
01 10
0 1 0 1
设触发器的初始状态Q=0。
CP=0：基本RS触发器的状态通过A，A’得以保持。
CP变为高电平以后：门 B，B’ 首先解除封锁，若此时输入 为J=1，K=0，则P=0，P’=1 ，…状 态无影响。 CP下降沿到达时：门 B，B’ 首先封锁，P，P’ 的电平不会立
第五章 触发器
§5.1 概述 §5.2 SR锁存器 §5.3 电平触发的触发器
§5.4 脉冲触发的触发器
§5.5 边沿触发的触发器 §5.6 触发器的逻辑功能及其描述方法
基本RS触发器实验
基本RS触发器实验第5章基本RS触发器5.同步触发器（同步RS触发器）⽬的与要求：1 掌握时序电路的定义、分类、触发器的特点。
2 掌握基本RS触发器的电路结构、⼯作原理、逻辑功能。
3 掌握同步RS触发器的⼯作原理、逻辑功能。
4 掌握触发器逻辑功能的表⽰⽅法。
5 掌握时序电路的⼀些基本概念。
重点与难点：1 基本概念要正确建⽴。
难点：现态、次态、不定状态的正确理解。
2 基本RS触发器的逻辑功能、触发⽅式。
5.1概述⼀、触发器的概念复习：组合电路的定义？构成其电路的门电路有何特点？组合电路与时序电路的区别？门电路：在某⼀时刻的输出信号完全取决于该时刻的输⼊信号，没有记忆作⽤。
触发器：具有记忆功能的基本逻辑电路，能存储⼆进制信息（数字信息）。
触发器有三个基本特性：（1）有两个稳态，可分别表⽰⼆进制数码0和1，⽆外触发时可维持稳态；（2）外触发下，两个稳态可相互转换（称翻转），已转换的稳定状态可长期保持下来，这就使得触发器能够记忆⼆进制信息，常⽤作⼆进制存储单元。
（3）有两个互补输出端，分别⽤Q和Q⼆、触发器的逻辑功能描述：特性表、激励表（⼜称驱动表）、特性⽅程、状态转换图和波形图（⼜称时序图）三、触发器的分类：根据逻辑功能不同：RS触发器、D触发器、JK触发器、T触发器和触发器等。
触发⽅式不同：电平触发器、边沿触发器和主从触发器等。
电路结构不同：基本RS触发器，同步触发器、维持阻塞触发器、主从触发器和边沿触发器等。
5.2 触发器的基本形式5.2.1 基本RS触发器⼀、由与⾮门组成的基本RS触发器1．电路结构电路组成：两个与⾮门输⼊和输出交叉耦合（反馈延时）。
逻辑图如图（a）所⽰。
逻辑符号如图（b）所⽰。
与⾮门组成的基本RS触发器的特性表⼆、由或⾮门组成的基本RS触发器电路构成：两个或⾮门的输⼊和输出交叉耦合⽽成，如下图所⽰。
逻辑符号：图（b）所⽰。
⼯作原理在与⾮门实现的基本RS触发器的基础上稍作变化。
或⾮门组成的基本RS触发器的特性表5.2.2 同步触发器基本RS触发器的触发⽅式：端的输⼊信号直接控制。
基本rs触发器真值表
基本rs触发器真值表1. 什么是基本rs触发器？基本rs触发器是逻辑电路中最基本的一种触发器之一，它由两个输入端和两个输出端组成，分别为Set（S）端、Reset（R）端、Q输出端和Q'输出端。
基本rs 触发器具有记忆功能，可以在不断地输入电信号的情况下保持其输出状态不变。
2. 基本rs触发器真值表基本rs触发器真值表如下所示：| S | R | Q | Q' || --- | --- | --- | --- || 0 | 0 | Q | Q' || 0 | 1 | 0 | 1 || 1 | 0 | 1 | 0 || 1 | 1 | 无法确定 | 无法确定 |其中，S和R分别表示Set和Reset输入端的输入状态，Q和Q'分别表示输出状态。
3. 特殊情况下的界限状态在实际的应用中，基本rs触发器可能存在一些特殊情况下的界限状态，例如输入S和R同时为1时会导致输入信号的不确定性。
此时，根据不同的电路设计者的需求，输出结果可能不同。
因此，在使用基本rs触发器时需要对其界限状态进行仔细讨论和分析，以确保其输出结果符合预期。
4. 基本rs触发器的应用基本rs触发器在数字电路的设计中具有广泛的应用。
例如，它可以被用于构建各种各样的组合逻辑电路和时序逻辑电路，如存储器和计数器等。
此外，在现代计算机中，基本rs触发器也被用于实现CPU中的寄存器和缓存等功能模块，是计算机硬件设计中不可或缺的一部分。
5. 总结基本rs触发器作为最基本的逻辑电路之一，具有广泛的应用和重要的意义。
虽然其在理论和实践中存在一些特殊情况下的界限状态，但通过仔细的讨论和分析，设计者可以确保其输出结果达到预期。
第5章-触发器
JK 00 01 10 11
Qn+1 Qn 0 1 Qn
CP
在CP上升沿时,接受J、K 信息,Q不变化
在CP下降沿时,根据接受 到旳J、K信息，Q变化
主从型J－K触发器工作波形图举例
J K Qn+1
CP
0 0 Qn
01 0
J
10 1
1 1 Qn
K
CP
接受JK 信号
Q Q状态 转变
0
置1 清0 翻转 翻转
2、触发器功能表
CP R S Q n+1 1 0 0 Qn 1 01 1
阐明 保持 置1
1 1 0 0 清0
&
&
1 1 1 不定 防止
R
R、S
控制端
CP
S
CP: 时钟脉冲
(Clock Pulse)
0 Qn 保持
3、逻辑符号
Q
Q
R
S
R CP S
4、特征方程
Qn+1=S+RQn SR=0（约束条件）
• 主从触发器旳特点 由两个触发器构成（主触发器和从触发器） 触发方式：主从触发方式（上升沿接受，下降沿触发）
5.4.1 主从RS触发器
1、构造：两个同步RS触发器构成，主从两触发器时钟脉冲反相 2、原理：CP：主触发器输入暂存，CP：从触发器封锁，保持原 状态；时钟后沿出现后从触发器接受主触发器信号而主触发器被 封锁。 3、优点：防止空翻现象 4、缺陷：CP高电平期间受R、S变化旳影响会造成误动作
指R、S从01或10变成11时,输出端状态不变
R-S触发器真值表
Q 1
&
01 RD
Q 1
基本RS触发器
数字电子技术
图4-1（b）所示为基本RS触发器的逻辑符号图，方框下面 输入端的小圆圈表示低电平有效，这是一种约定，只有当所加 信号的实际电压为低电平时才表示有信号，否则就是无信号。 方框上面的两个输出端，一个无小圆圈，为Q 端；一个有小圆 圈，为 Q 端。在正常工作情况下，两者状态是互补的。即一个 为高电平另一个就是低电平，反之亦然。
R
S
现态 Qn
次态 Qn1
说明
0
0Байду номын сангаас
0
1
× 状态不定，不允许
×
表4-1（续）
R
S
现态 Qn
次态 Qn1
0
0
0
1
1
0
0
1
1
0
1
1
0
0
1
1
1
1
说明 置0 置1
保持原状态
（1）当 R 0，S 1 时，输出 Q 0，R 端称为直接复位端。 （2）当 S 0，R 1 时，输出 Q 1，S 端称为直接置位端。
数字电子技术
基本RS触发器
基本RS触发器的电路组成及 逻辑符号
基本RS触发器的逻辑功能
1.1 基本RS触发器的电 路组成及逻辑符号
如图4-1所示为基本RS触发器的电路结构及逻辑符号图。
（a）电路结构
（b）逻辑符号
图4-1 与非门组成的基本RS触发器
图4-1（a）所示基本RS触发器是由两个与非门交叉 连接构成的，其中 S ，R 是信号输入端，字母上面的反号 表示低电有效，即 S ，R 端为低电平时表示有信号、为高 电平时表示无信号； Q 和 Q 既表示触发器的状态，又是 两个互补的信号输出端。
（1）当 Q 1，Q 0 时，称为触发器的1状态。 （2）当 Q 0，Q 1 时，称为触发器的0状态。
第五章 触发器Flip Flop 优质课件
第五章触发器Flip－Flop1、触发器的定义和分类2、常用的触发器3、触发器的分析触发器（Flip-Flop）：能够存储一位二进制数字信号的基本单元电路叫做触发器。
（P179引言部分）特点：具有“记忆”功能。
分析下面的电路：当A＝0时，F=0某一时刻，由于外界的干扰使得A信号突然消失，此时，相当于A输入端悬空由电路结构得：F=1。
干扰发生前后， F的输出值发生的变化，故该电路没有“记忆”功能再看下面的电路：当A＝0时，F＝0。
某一时刻，由于外界的干扰使得A信号突然消失，此时，相当于A输入端悬空，但F端反馈回来的值仍然为0，由电路结构得：F=0。
说明该电路具有“记忆”功能。
其根本原因在于，该电路带有反馈。
触发器的分类：P179①按稳定工作状态分：双稳态、单稳态和无稳态（多谐振荡器）触发器。
本章仅讨论双稳态触发器。
②按结构分：主从结构和维持阻塞型（边沿结构）触发器。
本章仅讨论边沿触发器。
③按逻辑功能分：RS、JK、D、T和T’触发器。
本章重点讨论后四种。
常用触发器1、基本RS触发器①电路组成和逻辑符号基本RS触发器有两种：由与非门构成的和由或非门构成的。
我们以前者为例：输出端在正常情形下应是完全相反的两种逻辑状态，即两个稳态。
当Q=0时，称为“0态”；当Q=1时，称为“1态”。
②逻辑功能分析：A）当R=S=0时）（即1==SR11 QQQQ==⋅1可以保证门1的输出值不变。
QQQ=⋅1可以保证门2的输出值不变。
此时，门1和2的输出值均保持不变，称为：触发器的保持功能。
B）当S=0，R=1时）（即0,1==RS1111==⋅可以保证门1的输出值为0。
Q10==⋅Q可以保证门2的输出值为11此时，触发器的Q端始终输出低电平0，称为：触发器复位或触发器清0。
C）当S=1，R=0时）（即1,0==RS1111==⋅可以保证门1的输出值为1。
10==⋅Q可以保证门2的输出值为01此时，触发器的Q端始终输出高电平1，称为：触发器置位或触发器置1。
基本rs触发器的特征方程
基本rs触发器的特征方程
基本RS触发器是一种基本的数字电路元件，由两个反向并联的
门组成。
当S（设置）输入为高电平（1）时，Q输出为高电平（1），而Q'输出为低电平（0）。
当R（复位）输入为高电平（1）时，Q
输出为低电平（0），而Q'输出为高电平（1）。
换句话说，当S输
入为1时，触发器被置位，Q输出为1；当R输入为1时，触发器被
复位，Q输出为0。
特征方程描述了触发器的动态行为，它是一个关
于触发器输入和输出的方程。
对于基本RS触发器，其特征方程可以表示为：
Q(t+1) = S + Q'(t)。
Q'(t+1) = R + Q(t)。
其中，Q(t)和Q'(t)分别表示时刻t的Q和Q'输出状态，Q(t+1)和Q'(t+1)分别表示时刻t+1的Q和Q'输出状态，S表示设置输入，R表示复位输入。
特征方程描述了当前时刻的输出状态如何受到当
前时刻的输入和上一个时刻的输出状态的影响。
从特征方程可以看出，基本RS触发器的输出取决于当前的输入和上一个时刻的输出状态，这使得特征方程成为分析和设计数字电路时非常重要的工具。
特征方程的形式可以帮助工程师理解触发器的行为，并且可以用于分析触发器在数字系统中的稳定性和性能。
基本RS触发器
。 RD 0，SD 0
(4)当
时，由于G1、G2各有一个输入端口为低电平状态，显然此时两与
非门输出都是高电平状态。
一、基本RS触发器的工作原理
但是当 RD和SD 输入的低电平状态同时撤销(回到1)，即 RD和SD同时加高电平时
，触发器的次态取决于两个门的工作速度，不能确定下个状态是1还是0，因此称这 种工作状态为不定态，触发器工作时应尽量避免不定态。
基本RS触发器的逻辑符号如图4-1(b)所示，由于触发器在置1和置0时都是低电 平有效，因此在两输入端画有小圆圈作为标志。也就是说，触发器要从原来的1态
翻转为0态(或从原来的0态翻转为1态)，必须在输入端 RD（或SD）加低电平才能使状
态发生转变，这里所加的输入信号就称为触发信号。由于这个触发信号是电平，所 以这种触发器就是电平控制触发器。
图4-1 用与非门构成的基本RS触发器 两输入与非门只要有一个输入端口为低电平状态，输出端口就是高电平状态。 根据输入信号不同状态的组合，由与非门构成的基本RS触发器的输入输出之间有下 面几种情况：
一、基本RS触发器的工作原理
(1)当 RD 1，SD 1 时，由于G2的输入端口为低电平状态，相当于封锁了G2，不论Q 原来为何状态，输出端口 Q 都变为高电平状态。而G1的 SD端口为高电平，相当于打 开了G1，由于此时G2的输出端口 Q 为高电平状态，因此G1的输出端口Q变为低电平
二、触发器的功能描述
触发器的逻辑功能可以用功能表、特征方程、状态图等来描述。 （1）根据上述对与非门构成的基本RS触发器电路的分析，可以写出基本RS触发的 功能表，如表4-1所示。
表4-1 基本RS触发器的功能表
RD
SD
Q
Q
图5—3 基本RS触发器的波形图
（3）钟控触发器一般都有一个清零复位端， 让主持人控制这个复位端，就可以满足这个 抢答器的要求了。 ❖ 3、阅读抢答器电路图 四人抢答电路如图5—13所示。
34
图5—13 四人抢答器电路
35
电路中的核心元件是74LS175集成电路，外形 及管脚排列如图5—14所示。它是一个将4个D 触发器集成在一起的芯片。
32
❖ 2、关于抢答电路的分析 （1）这个抢答器有4个抢答按钮（信号的输入）
和4个表示选手位置的LED灯（信号的输出）， 并且按动按钮后，相应的LED灯可以点亮。 （2）在进行抢答时，可能会有好几个选手同时 按动按钮，这时就要求在某选手最先按下抢 答按钮后，抢答器不光要及时点亮相应的 LED灯，同时它还要能屏蔽随后其他选手的 输出信号（LED灯不亮），而且点亮的灯要 能一直保持住。
两个门电路的输出端就是触发器的输出端如上图中与非门组成的基本rs触发器的基本结构图3基本rs触发器的基本功能和特点触发器的显著特点就是具有记忆保存功能其当前的输出状态不仅和输入信号的状态有关而且还和该触发器在上一时刻的状态即原态相关
第五单元 时序逻辑电路
课题一 制作四人抢答电路 课题二 计数电路的制作
（2）有一个系统清除和抢答控制开关，该开关由主持 人控制。
（3）抢答器具有显示功能。设有4个LED灯，即选手 按动按钮，抢答器通过LED灯显示相应选手的位置。
（4）抢答器具有锁存功能。只有最先抢答选手的LED 灯可以点亮，随后按动抢答按钮的选手的LED灯不 得点亮。
（5）最先抢答选手的亮灯能一直保持到主持人用按钮 关闭为止。
64
一、 熟悉计数器的基本特点 1、常用计数器的种类和特点
图5—26 JK触发器构成 的四位二进制异步计数器
基本RS触发器
常用Qn表示当前状态（现态）， Q n本RS触发器的逻辑功能
R
S
逻辑功能
0
0
保持（Q n+1
=Qn ）
0
1
置1（Qn+1
=1 ）
1
0
置0 ( Qn+1
=0 )
1
1
不定态
0
0
0
1
1
0
0
0
1
0
1
1
0
0
0
1
1
0
0
按真值表对或非门基本RS触发器的逻辑进行化简
RS Qn
00
01
11
10
0
0
0
˟
0
1
1
1
˟
0
Qn R
S
化简后得出输入信号高电平有效触发器的特性方程：
Qn+1=RQn +S ，RS=0 （约束条件）
转化为或非-或非式：
Qn+1= R+Qn+S
逻辑波形图
S
R
Q
Q
或非门的输入 输出规律：
输入有1，输出为0 输入全0，输出为1
触发器的特性方程
表达触发器的逻辑功能的表达式我们称为 触发器的特性方程
（1）高电平有效的基本RS触发器逻辑功能真 值表
n
Q 0 0 0 0 1 1 1 1
输入信号
R 0 0 1 1 0 0 1 1
输出信号
n+1
S
Q
n+1
Q
0
0
基本RS触发器
状态不定，使用过程中应避免此种情况发生。 通常称 为置“ R 0”端. S 1”端， 为置“ 基本RS触发器也可以用两个“或非门” 组成，此时为高电平触发有效。
S
0 1 1 0
R
1 0 1 0
Q
1 0 Qn φ
Q
0 1 Qn φ
例、基本RS触发器R、S波形如下，触发器初态为0。
画出输出端Q和Q的波形。
注意:74LS112和74LS74转换为其它功能的触发器,触发特性并不改变!
实验内容:
1、测试基本RS触发器的逻辑功能 按图用两个与非门组成基本R S触发器 输入端接单次脉冲源(负脉冲) ， 输出端接逻辑电平显示器，按表3 －7 要求测试，记录数据。
输 Q
出 Q
实验内容:
2、双JK触发器74LS112逻辑功能实验
3、双D触发器 ７４ＬＳ74
上升沿触发的边沿触发器，引脚 功能及逻辑符号如右图。 D触发器的状态方程为 Q n+1=D n 右图为双D 74LS74的引脚排列及 逻辑符号。 单端输入，其输出状态的更新 发生在CP脉冲的上升沿，故称为 上升沿触发的边沿触发器，触发 器的状态只取决于时钟到来前D 端的状态， RD是置0端，SD是置1端， 低电平有效。功能如右表。 D触发器的应用很广，可用作 数字信号的寄存，移位寄存，分频 和波形发生等。 D触发器品种很多,可按需要选择 如双D 74LS74、四D 74LS175、 八D 74LS174等。
输入端J K接逻辑电平开关,SD RD接单次脉冲 源(负脉冲) ，CP接单次脉冲源(正脉冲) ， 输出端接逻辑电平显示器，
(1)测试JK触发器的逻辑功能 按表3－8要求改变J、K、CP端状态， 观察Q、Q状态变化，观察触发器状态 更新是否发生在CP脉冲的下降沿（即 CP由1→0），记录之。 (2)将JK触发器的J、K端连在一起， 构成T触发器, 测试功能。 (3) 按图3-5接线(J、K端都接”1”), 构成T’触发器 在CP端输入数HZ的连续脉冲，用 双踪示波器观察CP、Q 、 Q端波形， 注意相位关系及触发沿，描绘之。
基本rs触发器的逻辑功能
基本RS触发器（Reset-Set触发器）是最简单的触发器之一，它具有两个输入信号和两个输出信号。
输入信号有：R（重置/复位，Reset）和S（设置/置位，Set）；输出信号有：Q（触发器状态输出）和Q'（触发器状态反输出，又称为Q对）。
RS触发器的逻辑功能如下：
1. 当S=0，R=0时，RS触发器处于禁止状态，此时输出Q和Q'保持原有的值，即不改变触发器状态。
2. 当S=0，R=1时，RS触发器处于复位状态。
这时，触发器的输出Q将被置为"0"，而Q'被置为"1"。
3. 当S=1，R=0时，RS触发器处于设置/置位状态。
触发器的输出Q将变为"1"，而输出Q'将变为"0"。
4. 当S=1，R=1时，基本RS触发器的输出处于非法状态，因为此时Q和Q'可能会同时为"0"或者同时为"1"，这会导致触发器的逻辑不稳定。
在实际应用中，你应该避免这种输入组合。
基本RS触发器通常用于保持和存储一个二进制位（0或1）的信息。
由于它的结构非常简单，只需要两个与非门或者两个或非门即可组合构成，对于实现逻辑电路的同步操作和暂存具有重要意义。
5-第五章触发器Flip-Flop解析
称为：不定状态。
此情形应尽量避免。
因此我们得到了基本RS触发器的功能表如下：
S
R
Q
0
0 不定
0
1 置1
1
0 清0
1
1 保持
S 和 R 均为低电平有效，故： S 称为：置1输入端或置位输入端 R 称为：清0输入端或复位输入端
如果我们规定触发器原来的状态称为“现态”（用Qn表示，简记为
Q），将触发器由于输入值的影响后的输出状态称为“次态”（用 Qn+1
将输入值代入特征方程得：
Qn1 TQ T Q 0 Q 0 Q Q
Qn1 TQ T Q 1 Q 1 Q Q
真值表 TQ 00 01 10 11
Qn+1
0 保持 1
1 翻转 0
状态图
6、T’触发器 将T触发器的T端接高电平即为T’触发器。 T’触发器的特征方程为：
Qn1 TQ T Q 1 Q 1 Q Q
1
1Q Q
B）当S=0，R=1时（即S 1, R 0）
1 1
11 1 0 可以保证门1的输出值为0。
Q
0
可以保证门2的输出值为1
0Q 0 1
此时，触发器的Q端始终输出低电平0，称为：触发器复位或触发器
清0。
C）当S=1，R=0时（即S 0, R 1）
0Q 0 1
0
可以保证门1的输出值为1。
1 翻转 反过来使用，即： 当触发器状态保持时，T＝0 当触发器状态翻转时，T＝1
1101 1
填卡诺图，化简得：
1110 1
0 01 0 1 01 1
作图得：
Qn1 J Q KQ
⑧用T触发器实现D触发器功能。 分析：T触发器是现有触发器，而D触发器为待求。 所以应求出用D来表示T的表达式。 解：比较两种触发器的特征方程得：
5 第五章触发器Flip-Flop解析
若SR=11，则G3和G4均输出0，触发器不定。
因此，可得出同步RS触发器的功能表：P276
S
S R Qn+1
R 0
0 1
Q 0
1 0
Qn+1 0
1 0 0 1 1 X X 置1 不定 清0 保持
0
0 0
0
0 1 1
0
1 0 1
保持
清0 置1 不定
0
1
1
0
1
0
R、S均为高电平有效，分 别称为：复位端和置位端 进一步得出真值表 再由真值表填卡诺图
R 称为：清0输入端或复位输入端
如果我们规定触发器原来的状态称为“现态”（用Qn表示，简记为
Q），将触发器由于输入值的影响后的输出状态称为“次态”（用 Qn+1
n 1 或Qn+1表示），可推导出基本RS触发器的真值表如下：
S
R
Q
0
Q
0
0
X X 1 1 0 0 0 1
不定
0
0 0 1 1 1 1
0
n 1
由真值表还可以推导出触发器的状态变化情况，以图形表示时，称
为状态转换图，简称状态图。
图例
用圆圈表示触发器的状态，用箭头表示状态的变化方向，发生变化 的条件则按顺序标明在箭头旁边。
另外，若已知输入信号的波形，则可以作出触发器的波形图。如：
求在输入作用下的输出波形。
首先，将输入波形分段（作辅助线），再根据触发器的功能表作出
再看下面的电路：
当A＝0时，F＝0。 某一时刻，由于外界的干扰使得A信号突然消失，此时，相当于A输
入端悬空，但F端反馈回来的值仍然为0，由电路结构得：F=0。
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第5章基本RS触发器
5.同步触发器（同步RS触发器）
目的与要求：
1 掌握时序电路的定义、分类、触发器的特点。
2 掌握基本RS触发器的电路结构、工作原理、逻辑功能。
3 掌握同步RS触发器的工作原理、逻辑功能。
4 掌握触发器逻辑功能的表示方法。
5 掌握时序电路的一些基本概念。
重点与难点：1 基本概念要正确建立。
难点：现态、次态、不定状态的正确理解。
2 基本RS触发器的逻辑功能、触发方式。
5.1概述
一、触发器的概念
复习：组合电路的定义？构成其电路的门电路有何特点？组合电路与时序电路的区别？
门电路：在某一时刻的输出信号完全取决于该时刻的输入信号，没有记忆作用。
触发器：具有记忆功能的基本逻辑电路，能存储二进制信息（数字信息）。
触发器有三个基本特性：
（1）有两个稳态，可分别表示二进制数码0和1，无外触发时可维持稳态；
（2）外触发下，两个稳态可相互转换（称翻转），已转换的稳定状态可长期保持下来，这就使得触发器能够记忆二进制信息，常用作二进制存储单元。
（3）有两个互补输出端，分别用Q和Q
二、触发器的逻辑功能描述：
特性表、激励表（又称驱动表）、特性方程、状态转换图和波形图（又称时序图）
三、触发器的分类：根据
逻辑功能不同：RS触发器、D触发器、JK触发器、T触发器和触发器等。
触发方式不同：电平触发器、边沿触发器和主从触发器等。
电路结构不同：基本RS触发器，同步触发器、维持阻塞触发器、主从触发器和边沿触发器等。
5.2 触发器的基本形式
5.2.1 基本RS触发器
一、由与非门组成的基本RS触发器
1．电路结构
电路组成：两个与非门输入和输出交叉耦合（反馈延时）。
逻辑图如图（a）所示。
逻辑符号如图（b）所示。
与非门组成的基本RS触发器的特性表
二、由或非门组成的基本RS触发器
电路构成：两个或非门的输入和输出交叉耦合而成，如下图所示。
逻辑符号：图（b）所示。
工作原理
在与非门实现的基本RS触发器的基础上稍作变化。
或非门组成的基本RS触发器的特性表
5.2.2 同步触发器
基本RS触发器的触发方式：端的输入信号直接控制。
（电平直接触
发）
在实际工作中，要求触发器按一定的节拍翻转。
措施：加入时钟控制端CP，触发器的状态翻转按CP节拍。
同步触发器（时钟触发器或钟控触发器）：具有时钟脉冲CP控制的触发器。
CP：控制时序电路工作节奏的固定频率的脉冲信号，一般是矩形波。
同步：因为触发器状态的改变与时钟脉冲同步。
同步触发器的翻转时刻：受CP控制
触发器翻转到何种状态：由输入信号决定
一、同步RS触发器
1．电路结构
基本RS触发器 + 两个钟控门G3、G4，如图（a）所示。
逻辑符号：图（b）所示。
钟控端（CP端）：时钟脉冲输入端。
2．逻辑功能
工作原理。
当CP＝0时，G3、G4被封锁，都输出1，触发器的状态保持不变，同步RS触发器的特性表
3．特性方程
4．状态转换图
触发器从一个状态变化到另一个状态或保持原状不变时，对输入信号（R、S）提出的要求。
根据驱动表可画出状态转换图。
圆圈：触发器的稳定状态
箭头：在CP作用下状态转换的情况
标注的R、S值：触发器状态转换的条件。
二、同步D触发器
1．电路结构
为了避免同步RS触发器出现R=S=1的情况，可在R和S之间接入非门G5 ，如下图（a）所示。
逻辑符号：图（b）所示。
2．逻辑功能同步RS触发器的特性表
根据特性表可得到在CP＝1时的同步D触发器的驱动表。
表同步D触发器的驱动表
三、同步JK触发器
1．电路结构
克服同步RS触发器在R＝S＝1时出现不定状态的另一种方法：将触发器输出端Q和状态反馈到输入端，这样，G3和G4的输出不会同时出现0，从而避免了不定状态的出现。
J、K端相当于同步RS触发器的S、R端。
电路如图所示。
逻辑符号：图（b）所示。
2．逻辑功能
可将同步JK触发器看成同步RS触发器来分析。
有
工作原理。
（边分析边列特性表。
以下文字不写板书。
）
当CP＝0时，G3和G4被封锁，保持。
当CP＝1时，G3、G4解除封锁，输入J、K端的信号可控制触发器的状态。
同步JK触发器的特性表（CP=1时）
根据特性表可得到在CP＝1时的同步JK触发器的驱动表。
同步JK触发器的驱动表
四、同步触发器的空翻
触发器的空翻：在CP为高电平1期间，如同步触发器的输入信号发生多次变化时，其输出状态也会相应发生多次变化的现象。
产生空翻的原因：电平触发方式，在CP高电平期间有效触发
同步触发器由于存在空翻，不能保证触发器状态的改变与时钟脉冲同步，它只能用于数据锁存，而不能用于计数器、移位寄存器和存储器等。
后面将介绍几种没有空翻现象的触发器。
5.3 边沿触发器
为何要用边沿触发器？
同步触发方式存在空翻，为了克服空翻。
边沿触发器只在时钟脉冲CP上升沿或下降沿时刻接收输入信号，电路状态才发生翻转，从而提高了触发器工作的可靠性和抗干扰能力，它没有空翻现象。
边沿触发器主要有维持阻塞D触发器、边沿JK触发器、CMOS边沿触发器等。
以下各边沿触发器的具体电路不详细分析其工作原理，只简单了解即可。
因为集成触发器的学习以应用时够用为度，不强调内部电路。
5.3.1 TTL边沿JK触发器
一、电路结构
逻辑符号中“ ”表示边沿触发输入。
加小圆圈：表示下降沿有效触发
不加小圆圈：表示上升沿有效触发
二、逻辑功能
四、JK触发器构成的T触发器和T′触发器
T触发器：具有保持和翻转功能的触发器。
T′触发器：只具有翻转功能的触发器。
1．JK触发器→T触发器
令JK触发器的J=K=T
T触发器特性方程
5.3.2 维持阻塞D触发器
一、电路结构
二、逻辑功能与触发方式
㈠逻辑功能
1．设输入D＝1
⑴ 在CP＝0时，保持。
因D＝1，G6输入全1，输出Q6＝0，它使Q4＝1、Q5＝1。
⑵ 当CP由0跃变到1时，触发器置1。
在CP＝1期间，②线阻塞了置0通路，故称②线为置0阻塞线。
③线维持了触发器的1状态，故称③线为置1维持线。
2．设输入D＝0
⑴ 在CP＝0时，保持。
因D＝0，G6输出Q6＝1，这时，G5输入全1，输出Q5＝0。
⑵ 当CP由0正跃到1时，触发器置0。
在CP＝1期间，①线维持了触发器的0状态，故称①线为置0维持线。
④线阻塞了置1通路，故称④线为置1阻塞线。
可见，它的逻辑功能和前面讨论的同步D触发器的相同。
因此，它们的特性表、驱动表和特性方程也相同。
㈡触发方式——边沿式
维持阻塞D触发器是用时钟脉冲上升沿触发的。
因此，又称它为边沿D触发器。
三、具有直接置0和置1端的维持阻塞D触发器
图（a）所示为上升沿触发的维持阻塞D触发器CT7474的逻辑图。
5.4 主从触发器
1．主从触发器与边沿触发器同样可以克服空翻。
2．结构：主从结构。
内部有相对称的主触发器和从触发器。
3．触发方式：主从式。
主、从两个触发器分别工作在CP两个不同的时区内。
总体效果上与边沿触发方式相同。
状态更新的时刻只发生在CP信号的上升沿或下降沿。
4．优点：在CP的每个周期内触发器的状态只可能变化一次，能提高触发器的工作可靠性。
主从触发器是在同步RS触发器的基础上发展出来的。
各种逻辑功能的触发器都有主从触发方式的，即：
主从RS触发器、主从JK触发器、主从D触发器、
主从T触发器、主从T′触发器。