晶体振荡器电路+PCB布线设计指南
Design of crystal oscillators 水晶振荡器电路设计课件
C2 C1
1 Ø= ωC3 1 + C C1+C2 3 C1C2
+
willy.sansen
C3
B
1 Im ≈ gm = ∞ ∞ ωC3
9-01C43 23
Design criteria
Im -Rs 0 A gm ImA = gmopt Ø= 1 gm = 0 Re Im0 ≈ ≈ Im0 ω sC s 1 ωC3 1 + C C1+C2 3 C1C2 B 1 Im ≈ gm = ∞ ∞ ωC3 2p 1 ω(C3 +
C3 gm C1 Ls C2 Cs Rs Zs Barkhausen : Zs + Zc = 0 Re (Zc) = -Rs 2p Im (Zc) = yields f or p yields gm
Hale Waihona Puke LEUVENC3 = Cp + CDG
C3 C2 gm Zc Zs = Rs + j C1 2p ωCs
willy.sansen
9-01C43 2
The Barkhausen criterium
LEUVEN
F(jω)
Vout = A(jω) Vε Vf = F(jω) Vout = F(jω) A(jω) Vε Vf Vε = A(jω) F(jω)
Vf Vin
Σ A(jω)
Vε Vout
Oscillation if Vin = 0 or if
x Oscillation x Crystals x Single-transistor
LEUVEN
principles oscillator x MOST oscillator circuits x Bipolar-transistor oscillator circuits x Other oscillators
Sdmx5124 PCB 设计指南.doc
Ｓｄｍｘ５１２４ ＰＣＢ 设计指南 1. 晶振是模拟的正反馈振荡电路, 要有稳定的振荡信号, 必须满足loop gain与phase的规范, 而这模拟信号的振荡规范很容易受到干扰, 即使加ground guard traces可能也无法完全隔离干扰。
而且离的太远, 地平面上的噪声也会影响正反馈振荡电路。
所以, 一定要将晶振和芯片的距离尽可能靠近。
晶体的走线不能有过孔。
2. 尽可能选用信号斜率(slew rate)较慢的器件，以降低信号所产生的高频成分。
注意高频器件摆放的位置，不要太靠近对外的连接器。
3. 注意高速信号的阻抗匹配，走线层及其回流电流路径(return current path)，以减少高频的反射与辐射。
4. 在各器件的电源管脚放置足够与适当的去耦合电容以缓和电源层和地层上的噪声。
特别注意电容的频率响应与温度的特性是否符合设计所需。
5. 对外的连接器附近的地可与地层做适当分割，并将连接器的地就近接到chassis ground。
6. 电源层比地层内缩２０Ｈ，Ｈ为电源层与地层之间的距离。
7. 在设计高速ＰＣＢ电路时，阻抗匹配是设计的要素之一。
而阻抗值跟走线方式有绝对的关系， 例如是走在表面层（ｍｉｃｒｏｓｔｒｉｐ）或内层（ｓｔｒｉｐｌｉｎｅ／ｄｏｕｂｌｅ ｓｔｒｉｐｌｉｎｅ），与参考层（电源层或地层）的距离，走线宽度，ＰＣＢ材质等均会影响走线的特性阻抗值。
也就是说要在布线后才能确定阻抗值。
一般仿真软件会因线路模型或所使用的数学算法的限制而无法考虑到一些阻抗不连续的布线情况，这时候在原理图上只能预留一些ｔｅｒｍｉｎａｔｏｒｓ（端接），如串联电阻等，来缓和走线阻抗不连续的效应。
真正根本解决问题的方法还是布线时尽量注意避免阻抗不连续的发生。
8. 一般ＥＭＩ／ＥＭＣ设计时需要同时考虑辐射（ｒａｄｉａｔｅｄ）与传导（ｃｏｎｄｕｃｔｅｄ）两个方面． 前者归属于频率较高的部分（＞３０ＭＨｚ）后者则是较低频的部分（＜３０ＭＨｚ）． 所以不能只注意高频而忽略低频的部分．一个好的ＥＭＩ／ＥＭＣ设计必须一开始布局时就要考虑到器件的位置， ＰＣＢ迭层的安排， 重要联机的走法， 器件的选择等， 如果这些没有事前有较佳的安排， 事后解决则会事倍功半， 增加成本． 例如时钟产生器的位置尽量不要靠近对外的连接器， 高速信号尽量走内层并注意特性阻抗匹配与参考层的连续以减少反射， 器件所推的信号之斜率（ｓｌｅｗ ｒａｔｅ）尽量小以减低高频成分， 选择去耦合（ｄｅｃｏｕｐｌｉｎｇ／ｂｙｐａｓｓ）电容时注意其频率响应是否符合需求以降低电源层噪声． 另外， 注意高频信号电流之回流路径使其回路面积尽量小（也就是回路阻抗ｌｏｏｐ ｉｍｐｅｄａｎｃｅ尽量小）以减少辐射． 还可以用分割地层的方式以控制高频噪声的范围． 最后， 适当的选择ＰＣＢ与外壳的接地点（ｃｈａｓｓｉｓ ｇｒｏｕｎｄ）。
晶振PCB布线
晶振PCB布线2012-12-04 09:46:29| 分类：电子制作 | 标签：晶振布线|举报|字号订阅序：我之前画的板子都不是很高的频率，晶振也只是就近看。
今天看到论坛里提到，所以找点资料，整理于此。
晶振 PCB设计印制电路板(PCB)是电子产品中电路元件和器件的支撑件．它提供电路元件和器件之间的电气连接。
随着电于技术的飞速发展，PCB的密度越来越高。
PCB设计的好坏对抗干扰能力影响很大．因此，在进行PCB设计时．必须遵守PCB 设计的一般原则，并应符合抗干扰设计的要求。
首先，要考虑PCB尺寸大小。
PCB尺寸过大时，印制线条长，阻抗增加，抗噪声能力下降，成本也增加；过小，则散热不好，且邻近线条易受干扰。
在确定PCB尺寸后．再确定特殊元件的位置。
最后，根据电路的功能单元，对电路的全部元器件进行布局。
时钟源通常是系统中最严重的EMI辐射源，如果接长线，其结果是长线就成了天线，这在很多应用中是不准许的，所有时钟源都必须尽量靠近相关器件，必要时用多个时钟源，不得以下可以采用多层PCB将时钟连线屏蔽（但这种方法只有在不得以下为之，而且成本未必低于多时钟（多层PCB的价格明显高于双面板），要过某些强制标准的产品尽量不要这么干）。
有源晶振的输出一般是标准TTL规格，至于能驱动多少芯片要看这些芯片的特性。
晶振的选择和PCB布局(一)晶体的选择和PCB板布局会对VCXO、CLK发生器的性能参数产生一定的影响。
选择晶体时，除了频率、封装、精度和工作温度范围，在VCXO应用中还应注意等效串联电阻和负载电容。
串联电阻导致晶体的功耗增大。
阻值越低，振荡器越容易起振。
负载电容是晶体的一个重要参数，首先，它决定了晶体的谐振频率。
一般晶体的标称频率指的是其并联指定负载电容后的谐振频率。
应当指出，此处的标称频率是当CL等于指定负载电容时利用公式(1)计算出的值，但不是利用计算出的值。
因此，VCXO的调谐范围与CL的值紧密相关。
HT32系列单片机晶振ADC设计的注意事项及PCB布局指引
HT32系列单片机晶振&ADC设计的注意事项及PCB布局指南HT32系列单片机晶振&ADC设计的注意事项及PCB布局指南文件编码：A N0301S简介该应用范例介绍盛群32-bit HT32系列单片机关于晶体振荡器和ADC（模数转换器）的硬件设计。
晶体振荡器的架构是基于Pierce振荡器，ADC的设计是采用SAR结构。
同时该应用范例还提供了PCB布局指南。
晶体振荡器HT32系列单片机支持四种类型的振荡器 --- 内部高速RC振荡器(HSI)，外部高速晶振(HSE)，内部低速RC振荡器(LSI)和外部低速晶振(LSE)。
本章节介绍HSE和LSE晶体振荡器。
晶振等效电路图1显示了一个接近主要振动模式下的晶振频率的常规等效电路。
L qz, C s, R qz是晶体振荡的动态参数。
参数C p表示电极间的分布电容产生的分流电容。
图1 晶振等效电路表1举例说明了标准8MHz频率下的元件参数值。
等效元件参数值L qz 24.38mHC s 0.016pFR qz 50C p 5pF表1 标准8MHz频率下的元件参数值HT32系列单片机中的Pierce振荡器图2显示了Pierce振荡器的架构。
基于Pierce振荡器低功耗，低成本及稳定的优势，HT32系列单片机的内部振荡电路设计采用了Pierce振荡器。
图2 Pierce振荡器架构HT32系列单片机晶振的应用电路图3显示了HT32系列单片机中Pierce 振荡电路。
以下公式便于用户选择外部负载电容。
图3 HT32系列单片机中的晶振电路图3中的参数描述--X: 石英晶体或陶瓷谐振器R f : 外部反馈电阻R ext : 用来限制反相输出电流的外部电阻C L1和C L2: 两个外部负载电容C stray : 印刷电路板和接头上的分布电容，它是寄生电容。
∙ R f 代表在高增益区反相器偏置的反馈电阻。
R f 不能太小，否则反馈回路可能不能振荡。
在HT32系列单片机中，8MHz HSE 采用的R f 为1M Ω；32768Hz LSE 采用的R f 为10M Ω。
晶振布线的注意事项
晶振布线的注意事项
1.确保晶振与其它电子元件正确配合和连接，以免产生电磁干扰和误差。
2. 在设计晶振布线时，应尽可能缩短晶体管与晶振之间的距离，避免因线路长度过长而导致信号失真或损耗。
3. 晶振布线应尽量采用贴片式布线，减少布线的长度和电阻，提高信号传输的稳定性和可靠性。
4. 为减少电磁干扰和噪声，应将晶振布线与其它干扰源（如电源线、高压线）保持一定的距离。
5. 在进行晶振布线时，应遵循正确的布线顺序，确保布线的准确性和规范性。
6. 建议采用双面板设计，将晶振布线分别布置在两面板上，以减少相互干扰和噪声。
7. 在布线过程中，应注意晶振的阻抗特性和工作频率，选择合适的电路板和材料，以确保晶振的稳定性和可靠性。
8. 晶振布线过程中，应注意避免弯曲、拉伸和损坏线路，保持线路的完整性和稳定性。
- 1 -。
pcb布局布线技巧及原则(全面)
pcb布局布线技巧及原则[ 2020-11-16 0:19:00 | By: lanzeex ]PCB 布局、布线基本原则一、元件布局基本规则1. 按电路模块进行布局,实现同一功能的相关电路称为一个模块,电路模块中的元件应采用就近集中原则,同时数字电路和模拟电路分开；2.定位孔、标准孔等非安装孔周围1.27mm 内不得贴装元、器件,螺钉等安装孔周围3.5mm(对于M2.5)、4mm(对于M3)内不得贴装元器件；3. 卧装电阻、电感(插件)、电解电容等元件的下方避免布过孔,以免波峰焊后过孔与元件壳体短路；4. 元器件的外侧距板边的距离为5mm；5. 贴装元件焊盘的外侧与相邻插装元件的外侧距离大于2mm；6. 金属壳体元器件和金属件(屏蔽盒等)不能与其它元器件相碰,不能紧贴印制线、焊盘,其间距应大于2mm。
定位孔、紧固件安装孔、椭圆孔及板中其它方孔外侧距板边的尺寸大于3mm；7. 发热元件不能紧邻导线和热敏元件；高热器件要均衡分布；8. 电源插座要尽量布置在印制板的四周,电源插座与其相连的汇流条接线端应布置在同侧。
特别应注意不要把电源插座及其它焊接连接器布置在连接器之间,以利于这些插座、连接器的焊接及电源线缆设计和扎线。
电源插座及焊接连接器的布置间距应考虑方便电源插头的插拔；9. 其它元器件的布置:所有IC 元件单边对齐,有极性元件极性标示明确,同一印制板上极性标示不得多于两个方向,出现两个方向时,两个方向互相垂直；10、板面布线应疏密得当,当疏密差别太大时应以网状铜箔填充,网格大于8 mil(或0.2mm)；11、贴片焊盘上不能有通孔,以免焊膏流失造成元件虚焊。
重要信号线不准从插座脚间穿过；12、贴片单边对齐,字符方向一致,封装方向一致；13、有极性的器件在以同一板上的极性标示方向尽量保持一致。
二、元件布线规则1、画定布线区域距PCB 板边≤1mm 的区域内,以及安装孔周围1mm 内,禁止布线；2、电源线尽可能的宽,不应低于18mil；信号线宽不应低于12mil；cpu 入出线不应低于10mil(或8mil)；线间距不低于10mil；3、正常过孔不低于30mil；4、双列直插:焊盘60mil,孔径40mil；1/4W 电阻: 51*55mil(0805 表贴)；直插时焊盘62mil,孔径42mil；无极电容: 51*55mil(0805 表贴)；直插时焊盘50mil,孔径28mil；5、注意电源线与地线应尽可能呈放射状,以及信号线不能出现回环走线。
晶振布线的注意事项
晶振布线的注意事项
晶振布线是电子电路设计中重要的一环，正确的布线可以提高晶振的使用效果。
以下是晶振布线的注意事项：
1. 确定晶振的引脚位置，一般晶振会标注出引脚的位置，应该将晶振放置在靠近使用的芯片上。
2. 在布线时，应尽量缩短晶振的输入和输出线路的长度，以减少信号的损耗和干扰。
3. 晶振的输入和输出线路应该分开布线，不应该互相交叉或者绕弯，以避免引起信号串扰或者折射损耗。
4. 在晶振引脚与芯片引脚之间的连线中，应该使用短距离、低阻抗、高品质的导线，比如说铜箔线或者微带线等。
5. 对于高频晶振，需要特别注意电源的干净度，应该在晶振电源上加上滤波器，以减少电源噪声对晶振的影响。
6. 在布线时，应该将晶振的引脚与芯片引脚的接触面清洁干净，以确保良好的接触效果。
7. 在布线完成后，需要进行信号干扰测试和信号传输测试，以确保晶振的正常工作。
总之，晶振布线的注意事项主要包括布线的长度、线路的分离、导线的质量、电源的干净度、接触面的清洁等方面。
只有正确的布线才能保证晶振的正常工作和性能表现。
- 1 -。
第3章多谐振荡器PCB图的设计
图3-13图中 没有任何错误，则可以使用Update PCB命令来产生ECO（Engineering Change Orders工程变更命令），它 将把原理图信息导入到目标PCB文件。
更新PCB
将项目中的原理图信息发送 到目标PCB：
按钮来检查或修改以前页的内容。
要使用PCB向导来创建PCB，完成 以下步骤：
1．在Files面板的底部的New from template单元单击PCB Board Wi ard创建新的PCB。如果这个选项没有显示在屏幕上，单 击向上的箭头图标关闭上面的一些单元。
2．PCB Board Wi ard打开,设计者首先看见的是介绍页,点Next 按钮继续。
过孔有内径和外径两个参数，过孔的内径和外径一般要比焊 盘的内径和外径小。
图3-8 过孔的两种形式
7．丝印层
除了导电层外，印制电路板还 有丝印层。丝印层主要采用丝 印印刷的方法在印制电路板的 顶层和底层印制元件的标号、 外形和一些厂家的信息。
3.2创建一个新的PCB文件
在将原理图设计转换为PCB设计之前，需要 创建一个有最基本的板子轮廓的空白PCB。 在Altium Designer中创建一个新的PCB设计的 最简单方法是使用PCB向导，它可让设计者 根据行业标准选择自己创建的PCB板的大小。 在向导的任何阶段，设计者都可以使用Back
在原理图编辑器内，执行Tools→Footprint Manager命令，显 示如图3-13所示封装管理器检查对话框。在该对话框的元件 列表（Componene List）区域，显示原理图内的所有元件。 用鼠标左键选择每一个元件，当选中一个元件时，在对话框 的右边的封装管理编辑框内设计者可以添加、删除、编辑当 前选中元件的封装。如果对话框右下角的元件封装区域没有 出现，可以将鼠标放在Add按钮的下方，把这一栏的边框往 上拉，就会显示封装图的区域。如果所有元件的封装检查完 都正确，按Close按钮关闭对话框。
高频在pcb中的布线规则
1)注意晶振布线，见图1。
晶振与单片机引脚尽量靠近，用地线把时钟区隔离起来，晶振外壳接地并固定。
此措施可解决许多疑难问题。
图1 正确配置晶振2)电路板上每个IC要并接一个0.01μF～0.1μF高频电容，以减小IC对电源的影响，见图2。
注意高频电容的布线，图a和图b的效果相差很大，图c比图b的效果更好。
图a的布线增大了电容的等效串联电阻，影响了滤波效果。
/xuexishequ/UploadFiles_9463/200609/20060904104533276.gif图2 IC并接高频电容3)布线时避免90度折线，减少高频噪声发射，见图3。
图3 正确布线4)提高敏感器件抗干扰性能的常用措施如下：（a）布线时尽量减少回路环的面积，以降低感应噪声，见图4。
（b）布线时，电源线和地线要尽量粗。
除减小压降外，更重要的是降低耦合噪声。
（c）对于单片机闲置的I/O口，不要悬空，要接地或接电源。
其它IC的闲置端在不改变系统逻辑的情况下接地或接电源。
图4 减少回路环面积由于时钟频率越高，高频能量辐射越强，因此在数字电路中不要使用过高的时钟频率。
线路板上的总线、较大的环路面积和较长的导线都是强辐射源，因此，除非必要，要尽量避免这些情况的出现。
线路板上的走线是主要的辐射源。
走线产生辐射主要是由于逻辑电路中电流的突变，在导线的电感上产生了感应电压，这个电压会产生较强的辐射。
另外，由于导线其着辐射天线的作用，因此导线的长度越长，辐射的效率越高。
因此，线路板布线的基本原则是，减小导线的电感，例如使用最短的走线电流较大的电源线和地线要粗一些。
5)电容特性电容的引线长度是一个十分重要的参数，引线越长，则电感越大，电容的谐振频率越低。
因此在实际工程中，要使电容器的引线尽量短，电容器的正确安装方法和不正确安装方法如图5 所示。
图5 滤波电容的正确安装方法与错误安装方法根据LC 电路串联谐振的原理，谐振点不仅与电感有关，还与电容值有关，电容越大，谐振点越低。
实验四绘制振荡器PCB图
实验四：绘制振荡器PCB图一、实验目的1.了解PCB设计流程、PCB工具栏使用。
2.掌握自动布局与自动布线等知识。
3.熟悉生成印刷电路板的基本步骤和方法。
二、实验原理Protel DXP系统中由电路原理图生成PCB图的方法及应用各种PCB绘图工具。
振荡器的电路原理图，如图4-1所示。
图4-1 振荡器的电路原理图三、实验内容将图5-1的振荡器电路原理图转换成PCB图。
四、实验步骤1.打开绘制完成的振荡器电路原理图。
2.新建一个PCB文档，打开PCB编辑器，单击PCB编辑窗口西方的“Keep-Out Layer”面板标签，在该层中执行Place/keepout/Track命令或者单击工具栏中的快捷按钮，绘制电路板的电气边框。
3.加载元器件库，在PCB编辑窗口内，单击“Libraries”面板标签打开元器件库，在该面板中单击左上方的“Libraries”按钮，添加Miscellaneous Devices PCB元器件库，然后单击按钮Close按钮即完成PCB元器件库的加载。
4.在PCB编辑中执行Design/Import Changes From[PCB Project1.PrjPCB]命令并在出现的工程网络变化对话框中单击“V alidate Changes”按钮，若状态栏一列中出现○√说明装入的元器件正确，再单击“Execute Changes”按钮将原理图加载到PCB编辑器中，如图4-2所示。
图4-2 加载原理图后的电路版图5.执行Tools/Auto Placement/Auto Placer命令，得到自动布线的结果，如图4-3所示。
图4-3 自动布局后的效果6.手动元器件布局调整。
执行Edit/Move/move命令，选中要移动的元器件，单击空格键进行旋转，直至找到自己想要的角度，再单击鼠标左键来放置元器件，手动调整元器件布局的结果，如图4-4所示。
图4-4 手工调整元器件的位置7.执行Auto Route命令后，在随后弹出的对话框中选择默认值，单击“Route All”按钮，进行自动布线。
晶振布线规则和注意事项
晶振布线规则和注意事项
晶振，在板子上看上去一个不起眼的小器件，但是在数字电路里，就像是整个电路的心脏。
数字电路的所有工作都离不开时钟，晶振的好坏，晶振电路设计的好坏，会影响到整个系统的稳定性。
所以说晶振是智能硬件的“心脏”。
晶振下布线时该注意什么
1、不要过大电流的线，也不要走频率比较高的信号线，也不要走易受干扰或易干扰其他的信号线。
第三层可以走线，第二层尽量不要走线。
保证晶振有一个与芯片最短距离的地相连。
2、晶振布线易犯的错误预防
问题是这样的，板子上面RF信号解码的时候出错了，始终无法正确响应RF信号线。
仔细检查发现晶振下方有SPI的走线，而且是在内层布线，由于SPI信号的频率很高，因此耦合到了RF解码芯片上去了，由于时钟线总是出问题，RF数据总是被解码芯片忽略掉。
对于这个问题呢，检查晶振的有几条:
1)确认晶振和连接的IC被地线包围，单片机或者IC的地需要直接和外部的地相连。
2)要确认晶振的地和模块其他地需要区分开，并确认模块其他的地与晶振的工作无关。
3)电容和晶振要尽可能靠近IC和单片机，晶振，IC(单片机)和电容必须在板子的同一面。
4)确认不能有其他的信号线靠近晶振和晶振附近的。
晶体振荡器外围电路设计噪声降低电路设计指南
晶体振荡器外围电路设计噪声降低电路设计指南在电子设备和通信系统的设计和布局中，必须仔细考虑晶体振荡器和外围电路，以优化性能。
作为信号源的核心，晶体振荡器必须产生很高的精度输出，因此对高频率噪声从其他的板上来说是非常敏感的。
这种电路在设计时需要明确的注意。
这些技术说明是在一些外围电路中减少噪音的设计指南，在这些电路中高频噪声对晶体振荡器的输出尤其有利。
晶体振荡器和周边电路的噪声来源首先，在图1中，我们指出了典型的由晶体振荡器和外围电路产生的噪声。
有三个主要的噪声源:1．电源线路噪声2．输出线路噪声3．晶体振荡器的噪声通常被称为“噪声”的是这三个因素的累积结果。
下面我们将对地址类型的噪声进行解释。
1。
电源线路噪声电压波纹和开关噪声通常是由电源线发出的。
这种噪声会影响晶体振荡器的输出。
此外，有必要确保晶体振荡器产生的波纹噪声不会流到电源线上。
实施这些措施还可以改善隔离，防止其他设备产生的外部噪声流入晶体振荡器，从而保证晶体振荡器的稳定性。
2。
输出线路噪声输出线噪声是指输出线作为天线的晶体振荡器输出的信号。
对于输出信号和物理跟踪，应该实现降低噪声的技术。
3。
晶体振荡器噪声晶体振荡器的噪音是指晶体振荡器内部集成电路和电路发出的噪声。
要解决这一噪声，需要确保晶体振荡器稳定的电源供应，并确保所需波形的形成，以实现晶体振荡器的稳定运行。
这些噪声源依赖于上述的原因，并可通过本文稍后所提到的功率线和输出线技术间接地减轻。
上述电源发出的噪声水平与电流和电流环路径成正比。
因此，电流或电流回路阻抗的降低会导致发射噪音的降低。
一般来说，电流和电流环路径长度与晶体振荡器及其外围电路有关。
电流量：电源线=晶体振荡器>输出线电流环大小：输出线>电源线>晶体振荡器输出线噪声对晶体振荡电路有最大的影响，其次是功率线的噪声贡献。
实际晶体振荡器所发出的噪声比其他两种来源的噪声要低得多。
[噪音对策]在这些技术说明中，我们已经研究了晶体振荡器及其外围电路中的噪声来源。
10 振荡器和积分器原理图和PCB图自动布局、自动布线
图10-1（b）振荡器和积分器PCB图三、实验步骤1.启动 Protel 99 SE ，创建新的原理图文件。
2.设置图纸为 A4。
3.添加元件库。
如SiM.ddb，Miscellaneous Devices. lib。
4.放置仿真元件。
所用元件及所属元件库均列于表10。
表 105.元件属性设置。
（1）在元件未固定前，按下Tab键,进入元件属性设置窗。
在属性窗口内，单击“Attributes”标签，设置元件序号、大小或型号。
（2）参照表10-1在“Footprint”栏填入各元件封装。
6.连线。
用“Wiring Tools”工具栏中的“画线”工具把各元件连接起来。
7.放置节点。
8. 放置网络标号。
如图10-1(a)所示，分别放置“OUT1、OUT2”两个网络标号。
9. 添加标注文字。
10. 执行电气法检查（ERC），找出并纠正电路图中可能存在的缺陷。
11.利用PCB向导生成包含布线区的印制板文件。
操作过程如下：（1）在Protel99 SE 状态下，单击“File”菜单下的“New”命令，然后在如图10-2（1）中所示的窗口直接双击“P rint Circuit Board Wizard”（印制电路板向导）文件图标，即可弹出如图10-2（2）所示的PCB生成向导。
（2）参照图10-2（3）至10-2（10），单击“Next”按钮，选择印制板尺寸参数，确定印制板信号层，选择过孔类型，选择多数元件封装形方式，设置布线规则等。
完成印印制板导入提示，生成的印制板边框如图10-3所示。
单击保存。
（3）右键单击PCB浏览窗内的“PCB1.PCB”文件，关闭、改名后，再单击文件打开。
图10-2（1）创建PCB文件向导图10-2（2）图10-2（3）图10-2（4）图10-2（5）图10-2（6）图10-2（7）图10-2（8）图10-2（9）图10-2（10）图10-3 Protel99 SE印制板编辑窗口12.通过“更新”方式生成PCB文件。
晶体振荡器电路+PCB布线设计指南
AN2867应用笔记ST微控制器振荡器电路设计指南前言大多数设计者都熟悉基于Pierce(皮尔斯)栅拓扑结构的振荡器，但很少有人真正了解它是如何工作的，更遑论如何正确的设计。
我们经常看到，在振荡器工作不正常之前，多数人是不愿付出太多精力来关注振荡器的设计的，而此时产品通常已经量产；许多系统或项目因为它们的晶振无法正常工作而被推迟部署或运行。
情况不应该是如此。
在设计阶段，以及产品量产前的阶段，振荡器应该得到适当的关注。
设计者应当避免一场恶梦般的情景：发往外地的产品被大批量地送回来。
本应用指南介绍了Pierce振荡器的基本知识，并提供一些指导作法来帮助用户如何规划一个好的振荡器设计，如何确定不同的外部器件的具体参数以及如何为振荡器设计一个良好的印刷电路板。
在本应用指南的结尾处，有一个简易的晶振及外围器件选型指南，其中为STM32推荐了一些晶振型号(针对HSE及LSE)，可以帮助用户快速上手。
目录ST微控制器振荡器电路设计指南目录1石英晶振的特性及模型32振荡器原理53Pierce振荡器64Pierce振荡器设计74.1反馈电阻R F74.2负载电容C L74.3振荡器的增益裕量84.4驱动级别DL外部电阻R Ext计算84.4.1驱动级别DL计算84.4.2另一个驱动级别测量方法94.4.3外部电阻R Ext计算 104.5启动时间104.6晶振的牵引度(Pullability) 10 5挑选晶振及外部器件的简易指南 11 6针对STM32™微控制器的一些推荐晶振 126.1HSE部分126.1.1推荐的8MHz晶振型号 126.1.2推荐的8MHz陶瓷振荡器型号 126.2LSE部分12 7关于PCB的提示 13 8结论141 石英晶振的特性及模型石英晶体是一种可将电能和机械能相互转化的压电器件，能量转变发生在共振频率点上。
它可用如下模型表示：图1石英晶体模型C0：等效电路中与串联臂并接的电容(译注：也叫并电容，静电电容，其值一般仅与晶振的尺寸有关)。
AN2867_ST微控制器振荡器电路设计指南
AN2867_ST微控制器振荡器电路设计指南概述：振荡器电路在数字系统中起着关键作用，它为微控制器提供了时钟信号，使其能够进行计算和控制操作。
在ST微控制器中，振荡器电路的设计非常重要，因为它直接影响到微控制器的整体性能和可靠性。
本文将介绍ST微控制器振荡器电路的设计指南，帮助设计工程师更好地理解和应用。
振荡器电路的类型：在ST微控制器中，可以采用多种不同类型的振荡器电路，例如晶体振荡器、RC振荡器和LC振荡器等。
晶体振荡器是最常见的类型，因为它具有较高的稳定性和精度。
在本文中，我们将重点讨论晶体振荡器电路的设计。
晶体振荡器电路的设计要点：1.晶体振荡器的工作频率应该与微控制器的时钟需求相匹配。
根据具体的应用需求和微控制器的特性，选择适当频率的晶体振荡器。
2.晶体的选取也非常重要。
常见的晶体有石英晶体和陶瓷晶体，其中石英晶体具有更高的精度和稳定性。
根据应用需求和成本考虑，选择适合的晶体。
3.晶体振荡器电路应该具有足够的电源滤波和抗干扰能力。
使用适当的滤波电容和电感，并采取合适的屏蔽措施，以降低电源噪声和外部干扰。
4.晶体振荡器的输出信号应该具有足够的幅值和恢复速度。
为了达到这个目标，可以适当选择放大器的增益和阻尼系数，以及调整负载电容和阻值。
5.对于高频振荡器电路，需要特别注意信号传输线的电磁兼容性（EMC）。
使用合适的线路布局和屏蔽技术，以减少线路之间的互相干扰和噪声。
总结：设计ST微控制器振荡器电路时，需要考虑多个因素，包括工作频率、晶体选择、电源滤波、抗干扰能力和信号恢复速度等。
合理的设计和优化可以提高振荡器电路的性能和可靠性，从而提高整个微控制器系统的性能。
设计工程师应该了解这些设计指南，并根据具体应用需求进行合理的选择和调整。
通过深入理解ST微控制器振荡器电路的设计原理和技术要点，可以更好地应用于实际工程中。
PCB上晶振电路的设计
PCB上晶振电路的设计时钟（Clock）在一般SoC电路上是必不可少的，精准的时钟通常由晶振提供，晶振很难集成到芯片中去，而是作为分立元件设计在PCB上。
它就像是人的心脏，如果时钟出错了，整个电路或者通信就会发生问题。
比如，16MHz晶振给一个2.4G蓝牙芯片提供参考时钟，如果16MHz出现频偏，比如偏-48ppm（频率为15.999223MHz），由于射频是参考时钟倍频上去的，也会出现-48ppm的频偏（蓝牙频点变成2,399,883,450Hz，约100KHz的频偏），造成蓝牙与标准频率的对端无法通信。
因此一个好的时钟电路是非常必要的，此篇文章对时钟电路中的晶振电路layout简单做一下阐述。
对于晶振电路，我们需要从几个方面考虑设计：•降低寄生电容的不确定性•降低温度的不确定性•减少对其他电路的干扰设计注意点：1. 晶振尽量靠近芯片，保证线路尽量短，防止线路过长导致串扰以及寄生电容。
2. 晶振周围打地孔做包地处理。
3. 晶振底部不要走信号线，尤其是其他高频时钟线。
4. 负载电容的回流地要短。
5. 走线时先经过电容再进入晶振。
下面分别举例贴片无源晶振及有源晶振的走线方式：两脚贴片无源晶振6. 封装较大，可从晶振中间出线。
7. 如果有测试点，使stub尽量短。
8. 走线可以走成假差分形式。
尽量走在同一层。
9. 部分晶振底下需要做掏空处理，以防电容效应以及热效应造成频偏。
10. 如果是铁壳晶振，外壳做接地处理，提高抗干扰能力。
11. 晶振选型需要选工作温度达到125摄氏度及以上的。
四脚贴片无源晶振HTOL测试板上有源晶振的布局：由于老化测试中一般芯片都在socket中测试，所以晶振不能与Socket放置在同一面，否则晶振会距离芯片较远。
晶振放在反面则需要打孔后连接至芯片管脚，此时需要在打孔附近增加回流地孔。
有源晶振需额外注意电源滤波电路处的电容，从大到小依次靠近晶振放置。
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AN2867应用笔记ST微控制器振荡器电路设计指南前言大多数设计者都熟悉基于Pierce(皮尔斯)栅拓扑结构的振荡器，但很少有人真正了解它是如何工作的，更遑论如何正确的设计。
我们经常看到，在振荡器工作不正常之前，多数人是不愿付出太多精力来关注振荡器的设计的，而此时产品通常已经量产；许多系统或项目因为它们的晶振无法正常工作而被推迟部署或运行。
情况不应该是如此。
在设计阶段，以及产品量产前的阶段，振荡器应该得到适当的关注。
设计者应当避免一场恶梦般的情景：发往外地的产品被大批量地送回来。
本应用指南介绍了Pierce振荡器的基本知识，并提供一些指导作法来帮助用户如何规划一个好的振荡器设计，如何确定不同的外部器件的具体参数以及如何为振荡器设计一个良好的印刷电路板。
在本应用指南的结尾处，有一个简易的晶振及外围器件选型指南，其中为STM32推荐了一些晶振型号(针对HSE及LSE)，可以帮助用户快速上手。
目录ST微控制器振荡器电路设计指南目录1石英晶振的特性及模型32振荡器原理53Pierce振荡器64Pierce振荡器设计74.1反馈电阻R F74.2负载电容C L74.3振荡器的增益裕量84.4驱动级别DL外部电阻R Ext计算84.4.1驱动级别DL计算84.4.2另一个驱动级别测量方法94.4.3外部电阻R Ext计算 104.5启动时间104.6晶振的牵引度(Pullability) 10 5挑选晶振及外部器件的简易指南 11 6针对STM32™微控制器的一些推荐晶振 126.1HSE部分126.1.1推荐的8MHz晶振型号 126.1.2推荐的8MHz陶瓷振荡器型号 126.2LSE部分12 7关于PCB的提示 13 8结论141 石英晶振的特性及模型石英晶体是一种可将电能和机械能相互转化的压电器件，能量转变发生在共振频率点上。
它可用如下模型表示：图1石英晶体模型C0：等效电路中与串联臂并接的电容(译注：也叫并电容，静电电容，其值一般仅与晶振的尺寸有关)。
L m：(动态等效电感)代表晶振机械振动的惯性。
C m：(动态等效电容)代表晶振的弹性。
R m：(动态等效电阻)代表电路的损耗。
晶振的阻抗可表示为以下方程(假设R m可以忽略不计)：图2石英晶振的频域电抗特性其中F s的是当电抗Z=0时的串联谐频率(译注：它是L m、C m和R m支路的谐振频率)，其表达式如下：F a是当电抗Z趋于无穷大时的并联谐振频率(译注：它是整个等效电路的谐振频率)，使用等式(1)，其表达式如下：在F s到F a的区域即通常所谓的：“并联谐振区”(图2中的阴影部分)，在这一区域晶振工作在并联谐振状态(译注：该区域就是晶振的正常工作区域，F a－F s就是晶振的带宽。
带宽越窄，晶振品质因素越高，振荡频率越稳定)。
在此区域晶振呈电感特性，从而带来了相当于180 °的相移。
其频率F P(或者叫F L:负载频率)表达式如下：从表达式(4)，我们知道可以通过调节负载电容C L来微调振荡器的频率，这就是为什么晶振制造商在其产品说明书中会指定外部负载电容C L值的原因。
通过指定外部负载电容C L值，可以使晶振晶体振荡时达到其标称频率。
下表给出了一个例子来说明如何调整外部参数来达到晶振电路的8MHz标称频率：表1等效电路参数实例等效元件数值R m8ΩL m 14.7mHC m 0.027pFC0 5.57pF使用表达式(2)、(3)和(4)，我们可以计算出该晶振的F s、F a及F P：F s = 7988768Hz，F a = 8008102Hz如果该晶振的C L为10pF，则其振荡频率为：F P = 7995695Hz。
要使其达到准确的标称振荡频率8MHz，C L应该为4.02pF。
AN2867 振荡器原理2 振荡器原理振荡器由一个放大器和反馈网络组成，反馈网络起到频率选择的作用。
图3通过一个框图来说明振荡器的基本原理。
图3振荡器的基本原理其中：● A(f)是放大器部分，给这个闭环系统提供能量以保持其振荡。
● B(f)是反馈通道，它决定了振荡器的频率。
为了起振，Barkhausen条件必须得到满足。
即闭环增益应大于1，并且总相移为360°。
为了让振荡器工作，要保证|A(f)|.|B(f)| >> 1。
这意味着开环增益应远大于1，到达稳定振荡所需的时间取决于这个开环增益。
然而，仅满足以上条件是不够解释为什么晶体振荡器可以开始振荡。
为了起振，还需要向其提供启动所需的电能。
一般来说，上电的能量瞬变以及噪声可以提供所需的能量。
应当注意到，这个启动能量应该足够多，从而能够保证通过触发使振荡器在所需的频率工作。
实际上，在这种条件下的放大器是非常不稳定的，任何干扰进入这种正反馈闭环系统都会使其不稳定并引发振荡启动。
干扰可能源于上电，器件禁用/使能的操作以及晶振热噪声等...。
同时必须注意到，只有在晶振工作频率范围内的噪声才能被放大，这部分相对于噪声的全部能量来说只是一小部分，这也就是为什么晶体振荡器需要相当长的时间才能启动的原因。
3 Pierce振荡器皮尔斯振荡器有低功耗、低成本及良好的稳定性等特点，因此常见于通常的应用中。
图4皮尔斯振荡器电路Inv：内部反向器，作用等同于放大器。
Q：石英或陶瓷晶振。
R F：内部反馈电阻(译注：它的存在使反相器工作在线性区, 从而使其获得增益，作用等同于放大器)。
R Ext：外部限流电阻。
C L1和C L2：两个外部负载电容。
Cs：由于PCB布线及连接等寄生效应引起的等效杂散电容(OSC_IN和OSC_OUT管脚上)。
4 Pierce振荡器设计在这一节中，将介绍Pierce振荡器各种参数的含义及如何确定这些参数的值，从而使用户熟悉Pierce振荡器的设计。
4.1 反馈电阻R F在大多数情况下，反馈电阻R F是内嵌在振荡器电路内的(至少在ST的MCU中是如此)。
它的作用是通过引入反馈使反向器的功能等同于放大器。
Vin和Vout之间增加的反馈电阻使放大器在Vout ＝ Vin时产生偏置，迫使反向器工作在线性区域(图5中阴影区)。
该放大器放大了晶振的正常工作区域内的在并联谐振区内的噪声(例如晶振的热噪声)(译注：工作在线性区的反向器等同于一个反向放大器)，从而引发晶振起振。
在某些情况下，如果在起振后去掉反馈电阻R F，振荡器仍可以继续正常运转。
图5反向器工作示意图R F的典型值于下表中给出。
表2频率及对应的反馈电阻参考值频率反馈电阻范围32.768kHz 10 至 25MΩ1MHz 5 至 10MΩ10MHz 1 至 5MΩ20MHz 470kΩ至 5MΩ4.2 负载电容C L负载电容C L是指连接到晶振上的终端电容。
C L值取决于外部电容器C L1和C L2，刷电路板上的杂散电容(C s)。
C L值由由晶振制造商给出。
保证振荡频率精度，主要取决于振荡电路的负载电容与给定的电容值相同，保证振荡频率稳定度主要取决于负载电容保持不变。
外部电容器C L1和C L2可用来调整CL，使之达到晶振制造商的标定值。
C L的表达式如下：C L1和C L2计算实例：例如，如果C L ＝15pF，并假定C s = 5pF，则有：即：C L1 = C L2 = 20pF4.3 振荡器的增益裕量增益裕量是最重要的参数，它决定振荡器是否能够正常起振，其表达式如下：其中：● gm是反向器的跨导，其单位是mA/V(对于高频的情况)或者是µA/V(对于低频的情况，例如32kHz)。
● g mcrit (g m critical)的值取决于晶振本身的参数。
假定C L1 = C L2，并假定晶振的C L将与制造商给定的值相同，则g mcrit表达式如下：其中ESR是指晶振的等效串联电阻。
根据Eric Vittoz的理论(译注：具体可参考Eric A. Vittoz et al., "High-Performance CrystalOscillator Circuits: Theory and Application", IEEE Journal of Solid-State Circuits, vol. 23, No. 3, pp. 774-782, Jun. 1988)，放大器和两个外部电容的阻抗对晶振的RLC动态等效电路的电抗有补偿作用。
基于这一理论，反向器跨导(gm)必须满足：gm > gmcrit 。
在这种情况下才满足起振的振荡条件。
为保证可靠的起振，增益裕量的最小值一般设为5。
例如，如果设计一个微控制器的振荡器部分，其gm等于25mA/V。
如果所选择的石英晶振(来自FOX公司)的参数如下：频率 = 8MHz，C0 = 7pF，C L = 10pF，ESR = 80 Ω那么该晶体能否与微控制器配合可靠起振？让我们来计算g mcrit：如果据此来计算增益裕量，可得：此增益裕量远大于起振条件即Gain margin>5，晶振将正常起振。
如果不能满足增益裕量起振条件(即增益裕量Gain margin小于5，晶振无法正常起振)，应尝试选择一种ESR较低或/和C L较低的晶振。
4.4 驱动级别DL外部电阻R Ext计算这两个参数是相互联系的，这也就是为什么在同一节中描述此二者的原因。
4.4.1 驱动级别DL计算驱动级别描述了晶振的功耗。
晶振的功耗必须限制在某一范围内，否则石英晶体可能会由于过度的机械振动而导致不能正常工作。
通常由晶振制造商给出驱动级别的最大值，单位是毫瓦。
超过这个值时，晶振就会受到损害。
驱动级别由下述表达式给出：其中：● ESR是指晶振的等效串联电阻(其值由晶振制造商给出)：● IQ是流过晶振电流的均方根有效值，使用示波器可观测到其波形为正弦波。
电流值可使用峰－峰值(IPP)。
当使用电流探头时(如图6)，示波器的量程比例可能需要设置为1mA/1mV。
图6使用电流探头检测晶振驱动电流如先前所描述，当使用限流电位器调整电流值，可使流过晶振的电流不超过I QMAX均方根有效值(假设流过晶振的电流波形为正弦波)。
I QMAX均方根有效值表达式如下：因此，流过晶振的电流IPP不应超过I QMAX PP(使用峰－峰值表示)，I QMAX PP表达式如下：这也就是为什么需要外部电阻R Ext的原因(请参考4.4.3节)。
当I Q超过I Qmax PP时，R Ext是必需的，并且R Ext要加入到ESR中去参与计算I Qmax。
4.4.2 另一个驱动级别测量方法驱动级别可以由下式计算得出：其中I QRMS是交流电流的均方根有效值。
这个电流可以通过使用小电容(<1pF)分布的示波器探头在放大器的输入端，测量电压变化得到。
相对于流经C L1的电流，放大器的输入电流可以忽略不计；因此可以假定经过晶振的电流等于流经C L1的电流。