全数字锁相环毕业设计终稿
全数字锁相环设计
引言锁相的概念是在19世纪30年代提出的，而且很快在电子学和通信领域中获得广泛应用。
尽管基本锁相环的从开始出现几乎保持原样，但是使用不同的技术制作及满足不同的应用要求，锁相环的实现对于特定的设计还是蛮大的挑战。
锁相环在通信、雷达、测量和自动化控制等领域应用极为广泛，已经成为各种电子设备中必不可少的基本部件。
随着电子技术向数字化方向发展，需要采用数字方式实现信号的锁相处理。
锁相环技术在众多领域得到了广泛的应用。
如信号处理，调制解调，时钟同步，倍频，频率综合等都应用到了锁相环技术。
传统的锁相环由模拟电路实现，而全数字锁相环(DPLL)与传统的模拟电路实现的锁相环相比，具有精度高且不受温度和电压影响，环路带宽和中心频率编程可调，易于构建高阶锁相环等优点，并且应用在数字系统中时，不需A/D及D/A转换。
随着通讯技术、集成电路技术的飞速发展和系统芯片(SoC)的深入研究，全数字锁相环必然会在其中得到更为广泛的应用。
因此，对全数字锁相环的研究和应用得到了越来越多的关注。
传统的数字锁相环系统是希望通过采用具有低通特性的环路滤波器，获得稳定的振荡控制数据。
对于高阶全数字锁相环，其数字滤波器常常采用基于DSP 的运算电路。
这种结构的锁相环，当环路带宽很窄时，环路滤波器的实现将需要很大的电路量，这给专用集成电路的应用和片上系统SOC（system on chip）的设计带来一定困难。
另一种类型的全数字锁相环是采用脉冲序列低通滤波计数电路作为环路滤波器，如随机徘徊序列滤波器、先N后M序列滤波器等。
这些电路通过对鉴相模块产生的相位误差脉冲进行计数运算，获得可控振荡器模块的振荡控制参数。
由于脉冲序列低通滤波计数方法是一个比较复杂的非线性处理过程，难以进行线性近似，因此，无法采用系统传递函数的分析方法确定锁相环的设计参数。
不能实现对高阶数字锁相环性能指标的解藕控制和分析，无法满足较高的应用需求。
由于数字电子技术的迅速发展，尤其是数字计算和信号处理技术在多媒体、自动化、仪器仪表、通讯等领域的广泛应用，用数字电路处理模拟信号的情况日益普遍。
毕业设计论文：PLL锁相环电路
1摘 要随着通信及电子系统的飞速发展，促使集成锁相环和数字锁相环突飞猛进。
本次毕业设计的主要任务是，采用0.180.18μμm CMOS 工艺，设计实现一个基于改进的鉴频鉴相器，压控振荡器，环路滤波器的全集成的CMOS PLL 锁相环电路，设计重点为PLL 锁相环电路的版图设计，设计工具为Laker 。
本论文介绍了PLL 锁相环电路的基本原理以及其完整的版图设计结果。
本次设计表明，采用该方案实现的锁相环电路主要功能工作正常，初步达到设计要求。
求。
关键词：PLL 锁相环电路，鉴频鉴相器，压控振荡器，环路滤波器，版图设计，0.180.18μμm CMOS 工艺工艺AbstractWith the development of the communications and electronic systems, the technology of the integrated PLL and digital PLL develops rapidly.The main task of graduation is to design and realize a fully integrated CMOS PLL circuit which is based on an improved phase detector, VCO, loop filter using the 0.18μm CMOS technology 0.18μm CMOS technology. The design focus on the layout of the PLL circuit, and the . The design focus on the layout of the PLL circuit, and the design tools is the Laker.This paper introduces the basic principles of PLL phase locked loop circuit and its comprehensive layout results. This design shows that the program implemented by the main function of PLL circuit is working well, and it meets the design requirements.Key words:PLL phase locked loop circuits, popularly used phase detectors, discrimination, VCO loop filter, layout design, 0.18 μm CMOS process目 录 (11)摘 要.............................................................................................................................. (22)Abstract .......................................................................................................................... (44)第1章 绪论................................................................................................................ (44)1.1 锁相技术的发展.............................................................................................. (44)1.2 锁相环路的主要特性......................................................................................1.3 PLL锁相环的应用领域 (5)第2章 基于CMOS锁相环的电路设计 (7)2.1 锁相环的基本组成.......................................................................................... (77) (77)2.2 锁相环工作原理.............................................................................................. (88)2.3 鉴相器..............................................................................................................2.3.1 鉴频鉴相器（PFD） (9) (110)2.3.2 鉴频鉴相器设计.................................................................................. (110)2.4 环路滤波器....................................................................................................11 (11)2.5 压控振荡器....................................................................................................第3章 关于COMS锁相环的版图设计 (12) (112)3.1 电路设计........................................................................................................3.2 版图设计........................................................................................................ (112) (113)3.2.1 版图设计规则检查.............................................................................. (113)3.2.2 注意事项..............................................................................................3.3 锁相环的版图设计........................................................................................ (115) (117)第4章 结束语............................................................................................................ (118)参考文献...................................................................................................................... (119)致谢..............................................................................................................................第1章 绪论1.1锁相技术的发展 锁相技术起源于20世纪30年代，提出无线电调幅信号的锁相同步检波技术。
全数字锁相环的VHDL设计【文献综述】
文献综述电子信息工程全数字锁相环的VHDL设计前言锁相环其实不是什么新东西，很早以前就有人使用了。
锁相技术的理论早在1932年就被提出来了，但直到40年代在电视机中才得到广泛的应用，用于改善电视接收机的行同步和帧同步，以提高抗干扰能力。
20世纪50年代后期随着空间技术的发展，锁相环用于对宇宙飞行目标的跟踪、遥测和遥控。
60年代初随着数字通信系统的发展，锁相环应用愈广，例如为相干解调提取参考载波、建立位同步等。
具有门限扩展能力的调频信号锁相鉴频器也是在60年代初发展起来的。
在电子仪器方面，锁相环在频率合成器和相位计等仪器中起了重要作用。
锁相环的英文全称是（Phase-Locked Loop），简称PLL，锁相的意义是相位同步的自动控制，能够完成两个电信号相位同步的自动控制闭环系统叫做锁相环。
是实现相位自动控制的负反馈系统，它使振荡器的相位和频率与输入信号的相位和频率同步。
主题从前言的论述中我们知道了锁相环路具有一些相当优良的功能，且成本低、使用方便，因而它已成为电子技术领域中一种相当有用的技术手段，获得了越来越广泛的应用。
锁相环可以分为模拟锁相环和数字锁相环。
模拟锁相环主要由相位参考提取电路、压控振荡器、相位比较器、控制电路等组成。
压控振荡器输出的是与需要频率很接近的等幅信号，把它和由相位参考提取电路从信号中提取的参考信号同时送入相位比较器，用比较形成的误差通过控制电路使压控振荡器的频率向减小误差绝对值的方向连续变化，实现锁相，从而达到同步。
数字锁相环主要由相位参考提取电路、晶体振荡器、分频器、相位比较器、脉冲补抹门等组成。
分频器输出的信号频率与所需频率十分接近，把它和从信号中提取的相位参考信号同时送入相位比较器，比较结果示出本地频率高了时就通过补抹门抹掉一个输入分频器的脉冲，相当于本地振荡频率降低；相反，若示出本地频率低了时就在分频器输入端的两个输入脉冲间插入一个脉冲，相当于本地振荡频率上升，从而达到同步[1]。
智能全数字锁相环的设计.
智能全数字锁相环的【论文集】设计当锁相环中的鉴相器与数控振荡器选定后，锁相环的性能很大程度依赖于数字环路滤波器的参数设置。
2 K计数器的参数设置74297中的环路滤波器采用了K计数器。
其功能就是对相位误差序列计数即滤波，并输出相应的进位脉冲或是借位脉冲，来调整I/D数控振荡器输出信号的相位（或频率），从而实现相位控制和锁定。
K计数器中K值的选取需要由四根控制线来进行控制，模值是2的N次幂。
在锁相环路同步的状态下，鉴相器既没有超前脉冲也没有滞后脉冲输出，所以K 计数器通常是没有输出的；这就大大减少了由噪声引起的对锁相环路的误控作用。
也就是说，K计数器作为滤波器，有效地滤除了噪声对环路的干扰作用。
显然，设计中适当选取K值是很重要的。
K值取得大，对抑止噪声有利（因为K 值大，计数器对少量的噪声干扰不可能计满，所以不会有进位或借位脉冲输出），但这样捕捉带变小，而且加大了环路进入锁定状态的时间。
反之，K值取得小，可以加速环路的入锁，但K计数器会频繁地产生进位或借位脉冲，从而导致了相位抖动，相应地对噪声的抑制能力也随之降低。
为了平衡锁定时间与相位抖动之间的矛盾，理想的情况是当数字锁相环处于失步状态时，降低K计数器的设置，反之加大其设置。
实现的前提是检测锁相环的工作状态。
3 工作状态检测电路图2为锁相环状态检测电路，由触发器与单稳态振荡器构成，fin为输入的参考时钟，fout为锁相环振荡器输出的时钟移相900。
fout对fin的抽样送入单稳态振荡器。
在锁定状态如图3，fout与fin具有稳定的相位关系， fout对fin抽样应全部为0或1，这样不会激发振荡器振荡，从而lock将输出低电平；而失锁状态时如图4，fout与fin出现相位之间的滑动，抽样时就不会出现长时间的0或1，单稳态振荡器振荡，使lock输出高电平。
锁相环的锁定状态保持时间的认定，可以通过设置振荡器的性能。
在FPGA设计中，要采用片外元件来进行单稳定时，是很麻烦的，而且也不利于集成和代码移植。
毕业设计(论文)-数字锁相环4046的锁相和压控振荡原理传感器采集设计
摘要测量汽车转速是车辆工程重要组成部分。
本文是基于利用数字锁相环4046的锁相和压控振荡原理配合合理的传感器采集信号。
本文是利用点火信号的磁电感应转换而来的转速信号，然后经过限幅和电压比较将信号转换成方波即脉冲的形式，经过处理后的信号送给数字锁相环4046的输入信号端口，采用4046的第二相位比较器，当输出信号的相位与输入信号的相位差恒定时，输出信号频率为输入信号频率的整数倍。
频率大小取决于相位比较器的输出信号经低通滤波处理后的电压和6、7管脚间的电容和11、12管脚上外接的电阻的大小。
4046的输出信号经计数器计数，数据锁存后，送给译码电路，译码输出驱动共阴极发光二极管，直接显示测量结果。
本文的方案将用于不同气缸的汽车转速的测量，具有一定的实用价值和应用前景。
关键词：信号转换，压控振荡，相位差，低通滤波，测量转速AbstractMeasuring vehicle speed vehicles is an important component of the project. This paper is based on the use of digital PLL lock-in the 4046 and VCO with the principle of reasonable acquisition sensor signal.This is the use of the ignition signal magnetic induction converted speed signals Then after limiting and voltage comparator of the square wave signal isconverted into the form of pulses, After treatment, the signal given to the 4,046 DPLL input signal ports, The use of 4046 compared with the second phase, when the output signal phase of the input signal with a constant phase difference, output signal frequency of the input signal frequency integer multiples. Frequency depends on the size of phase comparison of the output signal by the low-pass filter after the voltage and 6, 7 pin capacitance between the pin on 11, 12 and the external resistor size. 4046 output signal Counting, data latches, gave decoding circuit, Decoding the total output driving LED cathode direct measurement results show.In this paper, the program will be used for different cylinder motor speed measurement, has some practical value and prospects.第一章 引言1.1锁相环基本原理一个典型的锁相环（PLL ）系统，是由鉴相器（PD ），压控荡器（VCO ）和低通滤波器（LPF ）三个基本电路组成，如图1，Ud = Kd (θi –θo) U F = Ud F （s ）θi θo 图11.1.1．鉴相器（PD ）构成鉴相器的电路形式很多，这里仅介绍实验中用到的两种鉴相器。
全数字锁相环毕业设计终稿.
安徽大学本科毕业论文（设计、创作）题目：全数字锁相环的研究与设计学生姓名：郑义强学号：P3*******院（系）：电子信息工程学院专业：微电子入学时间：2011年9月导师姓名：吴秀龙职称/学位：教授/博士导师所在单位：安徽大学电子信息工程学院完成时间：2015 年5月全数字锁相环的研究与设计摘要锁相环路的设计和应用是当今反馈控制技术领域关注的热点，它的结构五花八门，但捕获时间短，抗干扰能力强一直是衡量锁相环性能好坏的一个标准。
本文是在阅读了大量国内外关于全数字锁相环的技术文献的基础上，总结了锁相环的发展现状与技术水平，深入分析了全数字锁相环的基本结构与基本原理，利用VHDL语言，采用自上而下的设计方法，设计了一款全数字锁相环.本文主要描述了一种设计一阶全数字锁相环的方法，首先分析了课题研究的意义、锁相环的发展历程研究现状，然后描述了全数字锁相环的各个组成部件，并且详细分析了锁相环鉴相器、变模可逆计数器、加减脉冲电路、除H计数器和除N计数器各个模块的工作原理。
接着我们使用了VHDL语句来完成了鉴相器、数字滤波器和数字振荡器的设计，并且分别使用仿真工具MAX＋plus II逐个验证各个模块的功能。
最后，将各个模块整合起来，建立了一个一阶全数字锁相环的电路，利用仿真工具MAX＋plus II 验证了它的功能的能否实现，仿真结果与理论分析基本符合。
关键词：全数字锁相环；数字滤波器；数字振荡器；锁定时间Design and research of ALL Digital Phase-LockedLoopAbstractThe design and application of phase-locked loop is the focus of attention in the field of feedback control technology today, phase- locked loop has played a very important and unique role in variety of applications. such as the radar, measurement,communications, etc. All-digital phase-locked loop has its unique advantages. Its structure is varied, but short capture time, small synchronization error, excellent anti-interference ability is the standard measure of performance of a phase-locked loop. On the basis of reading a lot of DPLL technology literature of domestic and abroad, this article summed up the present situation and the development level of phase-locked loop technology, analysis the basic structure and principle of all-digital phase-locked loop in-depth, designed a quick all-digital phase-locked loop by using VHDL language and top-down design approach. In this brief, we presented a way of designing a first-order ALL Digital Phase-Locked Loop (ADPLL) first analyzes the significance of research, the development course of phase-locked loop current research status, and then describes the component parts of all digital phase-locked loop, and detailed analysis of the phase lock loop phase discriminator, reversible counter change mould, add and subtract pulse circuit, in addition to H counter and divide N working principle of each module. Then we use the VHDL statements to complete the phase discriminator, digital filter and the design of the digital oscillator, and using the simulation tool of MAX + plus II one by one to verify the function of each module. Finally, the various modules together, established a first-order digital phase-locked loop circuit, using the simulation tool of MAX + plus II verify the realization of its function, the simulation results and principleKeywords: All Digital Phase-Locked Loop; Digital filter; Digital oscillator, Locking time目录1．绪论 (1)1.1 课题研究的目的意义 (1)1.2 锁相环的发展历程 (1)1.3 研究和发展 (2)1.4 设计工具及设计语言 (3)2. 全数字锁相环的结构与工作原理 (4)2.1 鉴相器 (6)2.2 变模可逆计数器（模数K可预置） (7)2.3 加/减脉冲控制器 (7)2.4 除H计数器 (7)2.5 除N计数器 (7)3. 全数字锁相环模块的设计与仿真 (7)3.1 鉴相器的设计 (7)3.2 数字环路滤波器的设计 (9)3.3 用VHDL语言实现除H计数器 (12)3.4 用VHDL语言实现加/减脉冲控制器 (12)3.5 除N计数器（分频器）的实现 (13)4. 全数字锁相环的整体仿真 (14)5. 结语与展望 (16)5.1 总结 (16)5.2 展望 (16)主要参考文献 (17)致谢 (18)1 绪论1.1 课题研究的目的意义本次进行研究的课题是全数字锁相环。
基于FPGA的全数字锁相环设计(毕业设计)
毕业设计（论文）中文题目基于FPGA的全数字锁相环设计英文题目The design of DPLL based on FPGA系别：年级专业：姓名：学号：指导教师：职称：2012 年5 月15 日毕业设计（论文）诚信声明书本人郑重声明：在毕业设计（论文）工作中严格遵守学校有关规定，恪守学术规范；我所提交的毕业设计（论文）是本人在指导教师的指导下独立研究、撰写的成果，设计（论文）中所引用他人的文字、研究成果，均已在设计（论文）中加以说明；在本人的毕业设计（论文）中未剽窃、抄袭他人的学术观点、思想和成果，未篡改实验数据。
本设计（论文）和资料若有不实之处，本人愿承担一切相关责任。
学生签名：年月日基于FPGA的全数字锁相环设计【摘要】本设计是设计一种二阶全数字锁相环，使用比例—积分算法代替传统锁相环路系统中的环路滤波，并使用相位累加器实现数控振荡器的功能。
在实际工程中所应用的锁相环无论其功能和结构有何差别，其基本结构应该都由三个基本部件（鉴相器、环路滤波器和压/数控振荡器）构成。
本设计的主要任务就是沿用此基本结构，在具体实现上采用了全新的控制和实现方法来设计这三大模块。
该锁相环由FPGA实现，采用Quartua II和Modelsim SE作为软件开发环境，其灵活性、速度优化和资源控制都能够更好的体现。
设计调试好此系统后，需进行后期的锁相环数据分析，记录分析的数据主要包括：分析锁相环系统的稳定性；分析系统的跟踪误差；通过调节比例和积分系数以调节系统稳定性和锁相速度，做好分析图表。
【关键词】全数字锁相环（ADPLL），比例积分，FPGA，环路滤波The design of DPLL based on FPGAAbstract：The design is to design a second-order digital phase locked loop, using theproportional - integral algorithm instead of the traditional PLL loop filter and digitally controlled oscillator function of the phase accumulator. In practical engineering application of phase-locked loop, regardless of theirfunction and structure of the difference between the basic structure should consistsof three basic components (phase detector, loop filter and voltage / numerically controlled oscillator) .The main task of this design is to adopt the basic structure of the concrete realization of a new control and methods to design these three modules.The phase-locked loop implemented by the FPGA, used Quartua II and Modelsim SE as a software development environment, its flexibility, speed optimization and control of resources to better reflect. Design and debug this system, the need for late phase-locked loop data analysis .Recording and analyzing data including :Analysis of phase-locked loopsystem stability; analysis of the tracking error; to adjust the system stability and phase-locked speed by adjusting the proportional and integral coefficients, good analysis chart.Key Words:ADPLL，Proportional integral，FPGA，Loop filter.目录第一章绪论 (7)1.1 课题背景及意义 (7)1.2 国内外相关研究状况 (8)1.3 FPGA技术与Verilog HDL语言简介 (8)第二章软件方案选择论证 (9)2.1 鉴相器（DPD）程序设计实现方案 (10)2.2 环路滤波器（DLF）的程序设计的实现方案 (10)2.3 数字振荡器（DCO）的程序设计的实现方案 (11)2.4 FPGA程序设计实现方案 (11)2.5 软件设计系统时钟的选择 (11)第三章锁相环系统介绍 (12)3.1 锁相环系统的分类及性质 (12)3.1.1 模拟锁相环 (12)3.1.2 数字锁相环 (12)3.2 锁相环的性质 (13)3.2.1 带宽 (13)3.2.2 线性 (13)3.3 锁相环的工作原理与结构 (13)3.3.1 鉴相器（PD） (14)3.3.2 环路滤波器（LF） (15)3.3.3 压控振荡器（DCO） (15)3.3.4 环路相位模型 (16)3.3.5 环路的动态方程 (17)第四章锁相环系统的软件设计及仿真 (18)4.1 系统软件设计要求 (18)4.2 数字鉴相器（DPD）的软件设计及仿真 (18)4.3 数字环路滤波器（DLF）的软件设计与仿真 (20)4.4 数控振荡器（DCO）的软件设计与仿真 (21)4.5 锁相环系统软件设计中遇到的问题及解决方法 (24)第五章锁相环系统的硬件环境及调试 (25)5.1 锁相环系统的硬件环境：Altera DE2开发板的介绍 (25)5.2 锁相环系统的载入DE2开发析调试 (25)5.3 锁相环系统硬件调试所遇到的问题及解决方法 (25)第六章锁相环系统相关参数的分析确定及数据的测试分析 (27)6.1 锁相环系统相关参数的分析确定 (27)6.1.1 锁相环系统比例参数PG、积分参数IG的确定 (27)6.1.2 锁相环系统比例和积分计数限幅参数、控制参数N限幅参数的确定 (27)6.3 数字锁相环系统数据的测试分析 (28)6.3.1 锁相环系统的稳定性分析 (28)6.3.2 锁相环系统跟踪误差的分析 (32)6.3.3 调节比例积分系数来分析系统的稳定性和锁相速度 (34)总结 (38)致谢 (39)参考文献 (40)第一章绪论1.1 课题背景及意义锁相环路（PLL）是一个能使输出锁相信号频率跟踪输入被锁信号频率的闭环控制系统。
基于VHDL的全数字锁相环的设计
目录第一章绪论 (1)1.1锁相环（PLL）－全数字锁相环（ADPLL）的发展过程 (1)1.2锁相环（PLL） (1)1.2.1锁相环的发展及应用 (1)1.2.2锁相环的分类与特点 (2)1.2.3锁相环的优点 (3)1.3全数字锁相环的现状及发展 (3)1.4本论文的研究内容 (4)第二章全数字锁相环的开发系统 (5)2.1EDA技术简介 (5)2.1.1EDA的发展 (5)2.1.2EDA技术的主要内容 (5)2.1.3EDA技术的基本特征及特点 (5)2.1.4EDA设计工具 (6)2.2现场可编程门阵列（FPGA） (6)2.3硬件设计语言－VHDL (6)2.3.1VHDL语言简介 (6)2.3.2VHDL语言的特点 (7)2.4软件开发工具－MAX＋plus II (8)2.4.1MAX+PLUSⅡ概述 (8)2.4.2Max+plusⅡ功能简介 (9)2.4.3Max+plusⅡ设计流程 (11)2.5实验开发系统 (12)第三章设计总体规划 (13)3.1整体方案 (13)3.2关于全数字锁相环设计的几种方案 (13)3.3设计分工 (16)3.3.1模块划分 (16)第四章基于VHDL的全数字锁相环的设计 (17)4.1全数字锁相环的介绍 (17)4.2ADPLL结构及工作原理 (17)4.3全数字锁相环模块介绍 (18)4.4全数字锁相环的VHDL设计 (18)4.4.1全数字锁相环的基本结构框图 (18)4.4.2全数字锁相环各模块原理及子程序设计 (19)4.4.3总体模块、仿真及体统性能分析 (23)第五章总结 (28)致谢 (29)参考文献 (30)第一章绪论1.1锁相环（PLL）－全数字锁相环（ADPLL）的发展过程锁相环从30年代开始发展，1932年，De Bellescize实现了第一个PLL，这个法国工程师称该发明为“相关通信”（coherent conmmunication）。
实验二数字锁相环实验报告
实验二数字锁相环
一．实验目的
1. 了解数字锁相环的基本概念
2. 熟悉数字锁相环与模拟锁相环的指标
3. 掌握全数字锁相环的设计
二．实验仪器
1.ZH5001通信原理综合实验系统一台
2.20MHz双踪示波器一台
3.函数信号发生器一台
三．实验内容
3. 同步带宽测量：
增加函数信号发生器输出频率TPMZ03，TPMZ02两点波形失步前频率为62khz
降低函数信号发生器输出频率TPMZ03，TPMZ02两点波形失步前频率为66.1khz
同步带：66.1-62=4.1（KHz）
4. 捕捉带测量
增加函数信号发生器输出频率TPMZ03，TPMZ02两点波形失步前频率为62.1khz
降低函数信号发生器输出频率TPMZ03，TPMZ02两点波形失步前频率为66khz
捕捉带：66-62.1=3.9（KHz）
同步带略大于捕捉带
5. 调整信号脉冲观测
改变函数信号发生器输出频率，观测TPMZ05点波形的变化规律。
本科毕业设计--cmos高速锁相环的研究与设计
毕业设计设计题目：CMOS高速锁相环的研究与设计系别：信息工程系班级：电子信息工程姓名：指导教师：年6月10日CMOS高速锁相环的研究与设计摘要在现今电子信息高速发展的时代，通信等技术变得越来越重要。
锁相环作为一种能够跟踪输入信号的闭环自动相位控制系统，因其电路结构简单，性能优越等特点，现在被广泛应用于无线电通信、雷达、流体力学等众多领域。
本文介绍了一种高速锁相环的设计方法。
本文设计的锁相环采用当前主流的电路结构—数模混合结构的电荷泵锁相环。
锁相环路中的鉴频鉴相器采用RS锁存器实现鉴频/鉴相功能，有效地提高了整个电荷泵锁相环对相位变化的灵敏度。
电荷泵电路也做了一定的改进，性能更为优越。
压控振荡器采用常用的环形振荡器结构，采用电流驱动逻辑（CSL）电路作为缓冲单元。
分频器采用单相时钟TSPC逻辑实现。
论文从系统设计角度出发对电荷泵锁相环的工作原理、数学模型及基本性能多做了详细的分析。
该电荷泵锁相环采用0.13μmCMOS工艺实现。
利用Tanner软件进行各模块、整体电路的设计，及版图的绘制与验证。
从锁相环的仿真结果可知，我们的实验结果和理论结果相符。
关键词：电荷泵锁相环电荷泵压控振荡器鉴频鉴相器AbstractCommunications technology is becoming increasingly important in today's era of rapid development of electronic information.A tetris games design method has been introduced in this thesis based on STC89C53 MCU. This system is chiefly constituted of STC89C53 MCU, KXM12864J LCD, independent keys and buzzer. MCU is the core controller in this design. To make related information of the game seen by players, an area is differentiated showing shape of next graph, score, game time, speed and level in the screen. When playing this game, we can control the graph shown to move left and right, fall quickly and transform into another one flexibly by pressing keys. After passing one level, the screen shows us “GOOD JOB”, or we get “GAME OVER”. The buzzer gives out different sounds meanwhile to warn game-players of the current state.In this design, the simulation is done in Proteus simulative software. Code compiling, debugging and modification of hardware circuit are done with the help of Kiel C51 tool. Then it is debuged again after circuit board welded. Finally, the system raslizes all the functions of a minitype tetris machine.Key words: MCU; KXM12864J;Tetris;Keil目录1 引言 12 芯片简介 32.1 单片机简介 (3)2.2 KXM12864J简介 (5)3 系统硬件的设计103.1 单片机最小系统的设计 (10)3.1.1 电源电路的设计 (10)3.1.2 振荡电路的设计 (12)3.1.3 复位电路的设计 (13)3.1.4 下载电路的设计 (15)3.2 LCD显示电路的设计 (17)3.3 按键电路的设计 (19)3.4 声音电路的设计 (19)4 系统软件的设计214.1 LCD显示子程序 (22)4.1.1 显示字符子程序 (22)4.1.2 显示图形子程序 (23)4.1.3 设定游戏显示区域子程序 (24)4.1.4 清屏子程序 (24)4.1.5 显示计时子程序 (25)4.1.6 消行积分子程序 (27)4.1.7 闯关设置子程序 (27)4.2 按键操作子程序 (28)4.3 声音子程序 (31)5 系统调试与仿真325.1 KEIL软件和PROTEUS软件简介 (32)5.2 系统调试与仿真 (34)5.3 仿真过程中的问题 (36)6 硬件焊接与调试396.1电路板焊接 (39)6.2 硬件调试 (40)6.2.1 LCD显示的调试 (40)6.2.2 按键调试 (42)6.2.3 声音调试 (42)7 结论43谢辞44参考文献45附录46附录一总体设计电路原理图 (46)附录二程序清单 (83)附录三器件清单 (84)外文资料851 引言1.1锁相技术的发展锁相技术是一门实现相位自动控制的学科，是专门研究系统相位的技术。
全数字锁相环设计 (1)
二、原理
1、锁相法
位同步锁相法的基本原理与载波同步的类似， 在接收端利用鉴相器比较接受 码元和本地产生的位同步信号的相位，若两者相位不一致（超前或滞后） ，鉴相 器就产生误差信号去调整位同步信号的相位直到获得准确的位同步信号为止。 前 面介绍的滤波法中的窄带滤波器可以是简单的单调谐回路或晶体滤波器， 也可以 是锁相环路。 我们把采用锁相法来提取位同步信号的方法称为锁相法。通常分两类：一类 是环路中误差信号去连续的调整位同步信号的相位，这一类属于模拟锁相法； 另 有一类锁相环位同步法是采用高稳定度的振荡器（信号钟） ，从鉴相器所获得的 与同步误差成比例的误差信号不是直接用于调整振荡器， 而是通过一个控制器在 信号钟输出的脉冲序列中附加或扣除一个或几个脉冲， 这样同样可以调整加到减 相器上的位同步脉冲序列的相位，达到同步的目的。这种电路可以完全用数字电
ΔT=|T1-T2|=
F F 1 1 F 2 1 2 F1 F2 F2 F1 F0
式中，F0 为收发两端固有码元重复频率的几何平均值， 且有
T0
1 F0
由式（11.3 - 8）可得
F F0|T1-T2|= F0
再由式（11.3 - 9） ，上式可写为
T1 T2 T0
F F0
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全数字锁相环设计
除（或添加）脉冲。 分频器：一个计数器，每当控制器输出 n 个脉冲时，它就输出一个脉冲。 控 制器与分频器的共同作用的结果就调整了加至比相器的位同步信号的相位。 这种 相位前、后移的调整量取决于信号钟的周期，每次的时间阶跃量为 T0，相应的 相位最小调整量为Δ=2πT0/T=2π/n。 相位比较器： 接收脉冲序列与位同步信号进行相位比较， 以判别位同步信号 究竟是超前还是滞后，若超前就输出超前脉冲，若滞后就输出滞后脉冲。 位同步数字环的工作过程简述如下： 由高稳定晶体振荡器产生的信号， 经 整形后得到周期为 T0 和相位差 T0/2 的两个脉冲序列， 如图 11 - 17(a)、(b)所示。 脉冲序列(a)通过常开门、或门并经 n 次分频后，输出本地位同步信号，如图 11 17(c)。 为了与发端时钟同步， 分频器输出与接收到的码元序列同时加到相位比较 器进行比相。如果两者完全同步， 此时相位比较器没有误差信号，本地位同步 信号作为同步时钟。如果本地位同步信号相位超前于接收码元序列时，相位比较 器输出一个超前脉冲加到常开门（扣除门）的禁止端将其关闭， 扣除一个(a)路 脉冲(图 11 - 17(d))，使分频器输出脉冲的相位滞后 1/n 周期（360°/n） ，如图 11 - 17(e)所示。如果本地同步脉冲相位滞后于接收码元脉冲时，比相器输出一个滞 后脉冲去打开“常闭门（附加门） ” ，使脉冲序列(b)中的一个脉冲能通过此门及 或门。正因为两脉冲序列(a)和(b)相差半个周期， 所以脉冲序列(b)中的一个脉冲 能插到“常开门”输出脉冲序列(a)中(图 11 - 17(f))，使分频器输入端附加了一个 脉冲，于是分频器的输出相位就提前 1/n 周期， 如图 11 -17(g)所示。经过若干 次调整后， 使分频器输出的脉冲序列与接收码元序列达到同步的目的，即实现了 位同步。 根据接收码元基准相位的获得方法和相位比较器的结构不同， 位同步数字锁 相环又分微分整流型数字锁相环和同相正交积分型数字锁相环两种。 这两种环 路的区别仅仅是基准相位的获得方法和鉴相器的结构不同， 其他部分工作原理相 同。下面我们重点介绍鉴相器的具体构成及工作情况。
全数字锁相环 (ADPLL)设计
全数字锁相环(ADPLL)设计
6月12日，由工业和信息化部人才交流中心主办，IC智慧谷、上海林恩信息咨询有限公司承办，南京江北新区人力资源服务产业园、中国半导体行业协会集成电路分会、上海集成电路技术与产业促进中心协办的第65期国际名家讲堂在上海举办，来自加利福尼亚大学洛杉矶分校（UCLA）的着名教授Behzad Razavi为中国的学员们带来了高性能锁相环设计短期高级课程。
PLL电路是用于生成与输入信号相位同步的新的信号电路，无论是工业还是民用，PLL电路的应用范围非常广，教授首先介绍了PLL的基本结构与各部分工作原理，对鉴相器和压控振荡器的设计都做了大致的说明，在稳定性、纹波和相位偏移之间的设计折衷给出了自己的建议。
PLL电路的特性由环路滤波器决定，因此设计PLL电路时，将其深刻理解为负反馈电路非常重要，稳定的PLL电路的环路滤波器的设计方法是PLL设计的精髓。
随后教授连续讲解了4篇ISSCC发布的最新成果，传递最新的设计技术，包括PLL中各模块的滤波、叠加等相位噪声抑制技术，FinFET技术节点上的版图设计问题，更小的随机抖动设计方法，以及5G应用中低于-
50dBm的功率设计技术和低于-40dBc的噪声设计技术。
学员们都在电路实例中收获了应对PLL非理想效应的实际设计经验。
课程的最后一个专题是环形振荡器的相位噪声分析，影响相位噪声的因素
具有不同的性质，然而很难找到一种通用的方法来包含各种影响因素以获得PLL系统的总相位噪声，教授在噪声分析方面也提出了两个基本的设计准则，并介绍了一种没有电感元件的低噪声PLL设计技术。
采用VHDL设计的全数字锁相环电路设计
采用VHDL设计的全数字锁相环电路设计叙述了全数字锁相环的工作原理,提出了应用VHDL 技术设计全数字锁相环的方法,并用复杂可编程逻辑器件CPLD 予以实现,给出了系统主要模块的设计过程和仿真结果。
0 引言全数字锁相环(DPLL) 由于避免了模拟锁相环存在的温度漂移和易受电压变化影响等缺点。
从而具备可靠性高、工作稳定、调节方便等优点。
在调制解调、频率合成、FM立体声解码、图像处理等各个方面得到广泛的应用。
随着电子设计自动化(EDA) 技术的发展,采用大规模可编程逻辑器件(如CPLD 或FPGA) 和VHDL 语言来设计专用芯片ASIC 和数字系统,而且可以把整个系统集成到一个芯片中,实现系统SOC ,构成片内锁相环。
下面介绍采用VHDL技术设计DPLL 的一种方案。
1 DPLL 的基本结构全数字锁相环结构框图如图1 所示, 由数字鉴相器、数字环路滤波器和数控振荡器3 部分组成。
'0') ;end if ;elseif cq > 0 then cq '0') ;end if ;end if ;end process ;process (en ,j ,cq ,k)beginif en = '1'thenif j = '0'thenf cq = k then cao1图4 变模可逆计数器(取k = 24) 的仿真波形图2. 3 数控振荡器的设计数控振荡器由加/ 减脉冲控制器和除N 计数器组成的。
加/ 减脉冲控制器其实是一个增量—减量计数器式DCO。
它和环路滤波器连用。
如果在环路滤波器无进位、错位的时候,加/ 减脉冲控制器对时钟2NFo 进行二分频。
当加/ 减脉冲控制的增量输入端( I = 1) 输入一个进位脉冲时, 输出脉冲中通过该计数器内部加上一个时钟脉冲。
反之,当加/ 减脉冲控制的减量输入端( D = 1) 时输入一个借位脉冲输出脉冲中就减去一个时钟脉冲。
一种高性能的全数字锁相环设计方案
新 创 业 训 练 计 划 !!"#$#"&#"")"# 作 者 简 介 屈 八 一 !#'$#0 #"男 "副 教 授 "2%3456%*"*#$!"*'!99<?H3< 网 络 出 版 地 址 ABBC%&&D;E<?;D5<;=B&D?3E&:=B456&(#<#"&(<FG<!"#$#"!*<#(!#<""!<AB36
锁相技术在频率合成'信号的调制和 解 调'载 波 同 步'位 同 步'微 弱 信 号 检 测 以 及 对 宇 宙 飞 行 目 标 的 跟 踪'遥测和遥控等方面都有重要的应用(#%*)*当锁相环中的输入参考信号和输出被锁信号频率接近或 者 近 似 呈 整 数 倍 的 关 系 时 "若 用 直 接 分 频 技 术 完 成 输 入 信 号 和 输 出 信 号 的 频 率 的 归 一 化 "则 导 致 由 于 锁 相 环 路 中 的 鉴相频率很低而使得环路性能恶化())*另一方面"便于集 成 和 性 能 可 靠 的 数 字 锁 相 环 是 目 前 国 内 外 的 研 究 热点之一*目前针对数字锁相环的主要 研 究 内 容 有%数 字 化 鉴 相 技 术 的 设 计 与 实 现"数 字 环 路 滤 波 器 的 设 计"数控振荡器的设计及优化"环路的快速锁定"系统性能的提高和功耗的减小等 * ((%$) 笔者介绍了一 种 数 字 化的 锁 相 环"其 主 要 由 模 数 转 换 器 !1;46H8 BH -585B46 .H;S=VB=V"1-.#'可 编 程 逻 辑 阵 列 !^5=6:
优秀毕业论文之—基于锁相环的射频前端电路设计毕业设计
青岛理工大学毕业设计（论文）题目采用PLL技术的接收机射频前端的设计学生姓名：吴迪指导教师：陈晓维通信学院电子信息专业信息101 班2014年6月14日摘要射频接收机前端电路是无线通信系统的一个不可缺少的重要组成部分，其性能的好坏直接影响着整机的性能。
本文选取超外差式接收机作为研究对象。
首先对射频接收机基本概念和发展历程进行了阐述，并围绕着射频前端的滤波器、低噪声放大器（LNA）、PLL技术的本地振荡电路、混频器来展开，进行了方案对比并选取最优方案，进而对系统进行理论基础上的优化。
本文通过对接收机的研究，分析了超外差式接收机的特点，对比分析了几种常见接收机的结构特点和工作原理，并给出了影响接收机性能的重要性能指标，提出了一种采用PLL技术的接收机射频前端的方案，并采用了二次混频技术兼顾了高低中频的利弊，同时滤除镜像干扰，最后对射频前端的关键技术性能指标进行了分析。
该系统通过ADS2008软件的理想元器件对系统进行仿真，设计了一个频率段在88MHz-108MHz的频率接受机系统。
关键词: 射频接收机，低噪声放大器，PLL，二次混频ABSTRACTThe RF receiver front-end circuit is an indispensable component of a wireless communication system.The stand or fall of its performance directly affects the performance of the machine.This article selects the superheterodyne receiver as the main model.First of all, basic concept and development of rf receiver are expounded,And around the RFfilter low noise amplifier (LNA) local oscillation circuit of PLL technology and mixer,Scheme comparison and selection of the optimal solution, and then on the basis of the theory of optimization of the system.In this paper, based on the research of the receiver, analyzed the characteristics of superheterodyne receiver, comparison and analysis of several common receiver structure characteristics and working principle of importance and influence the performance of receiver is given performance index, this paper proposes a receiver rf front-end solutions using PLL technology, using the secondary mixing technology Combine the advantages and disadvantages of high and low frequency, at the same time, filter out the mirror interference, finally, the key technology of rf front-end performance index are analyzed ,The system is simulating through ADS2008 software system ideal components , and finally we have designed a receiver systemin the frequency of 88 MHz to 108 MHz.KEY WORDS: Rf receiver，sow noise amplifier，PLL，secondary mixing目录第1章绪论 (1)1.1 研究背景 (1)1.2 无线通信系统简介 (2)1.3 课题的主要研究内容 (3)第2章接收机前端电路 (4)2.1 接收机的基本结构 (4)2.2 接收机类型 (4)2.2.1 零频接收机 (4)2.2.2 数字中频接收机 (5)2.2.3 超外差式接收机 (6)2.3本章小结 (7)第3章超外差前端电路系统总体设计 (8)3.1 射频前端设计方案的选取 (8)3.2 前端电路采用的方案 (10)3.2.1接收机的参数指标 (10)3.2.2 接收机前端电路的设计 (10)第4章超外差接收机射频前端各模块设计 (12)4.1混频器的选取以及中频的确定 (12)4.2 低噪声放大器与增益的确定 (14)4.3 自动增益控制（AGC） (15)4.4 镜像频率抑制 (15)4.5 本振中锁相环路的设计 (15)4.5.1 锁相环介绍 (16)4.5.2 锁相环构成的频率合成器 (17)4.5.3 集成锁相频率合成器 (17)4.6 接收机前端电路器件的选取 (20)第5章超外差接收机射频前端电路仿真 (22)第6章总结 (25)致谢 (26)参考文献 (27)第1章绪论1.1 研究背景现代无线通信始于19世纪末，在20世纪初至70年代，无线电通信技术得到了广泛的应用和发展，它为人类在通信方面提供了一种崭新的手段。
通信电子线路锁相环项目设计终期报告
《通信电子线路》课程项目实施报告题目（选题号）:锁相频率合成器的设计和制作(C)二〇一六年五月十六日一、项目要求:采用集成芯片 CD4046 和可预制数分频器芯片等制作一个锁相频率合成器电路。
二、设计要求:1、输出频率范围：100KHz—-—300kHz2、频率间隔： 10kHz3、输出频率点数： 21个4、频率稳定度：<10-55、输出信号：方波或正弦波三、设计思想:原理框图（图1）如下,锁相环路对稳定度的参考振动器锁定，环内串接可编程的分频器,通过改变分频器的分配比N,从而就得到N倍参考频率的稳定输出.晶体振荡器输出的信号频率f1,经固定分频后（M分频)得到基准频率f2，输入锁相环的相位比较器（PC）。
锁相环的VCO输出信号经可编程分频器(N分频）后输入到PC的另一端，这两个信号进行相位比较，当锁相环路锁定后得到: f1/M=f2=f3/N=f4 故 f3=Nf2 （f2为基准频率）当N变化时，或者N/M变化时，就可以得到一系列的输出频率f3。
图1原理框图(一)、标准信号源的设计方法一：采用无源晶振起振〈CD4049引脚图>：<信号源发生器电路图〉:采用CMOS CD4049:六反相缓冲器转换器和1M晶振以及电容电阻组成1MHz振荡器.工作原理：1M晶振等效为电感，与C1，C2组成电容三点式振荡电路；非门和R1实现一个NPN的三极管。
5404非门必需要一个电阻,不然它处于饱和截止区,而不是放大区,R1相当于三极管的偏置作用,让5404处于放大区域，那么5404就是一个反相器,这个就实现了NPN三极管的作用，NPN三极管在共发射极接法时也是一个反相器。
如下图所示：一个正弦振荡电路要振荡的条件，①起振系统放大倍数大于1，这个容易实现，②相位满足2nπ，与晶振振荡频率相同的很小的振荡就被放大了。
接下来主要讲解这个相位问题：5404因为是反相器，也就是说实现了180°移相,那么就需要C1，C2和Y1实现180°移相就可以，而当C1，C2,Y1形成谐振时，能够实现180移相。
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安徽大学本科毕业论文（设计、创作）题目：全数字锁相环的研究与设计学生姓名：郑义强学号：P3*******院（系）：电子信息工程学院专业：微电子入学时间：2011年9月导师姓名：吴秀龙职称/学位：教授/博士导师所在单位：安徽大学电子信息工程学院完成时间：2015 年5月全数字锁相环的研究与设计摘要锁相环路的设计和应用是当今反馈控制技术领域关注的热点，它的结构五花八门，但捕获时间短，抗干扰能力强一直是衡量锁相环性能好坏的一个标准。
本文是在阅读了大量国内外关于全数字锁相环的技术文献的基础上，总结了锁相环的发展现状与技术水平，深入分析了全数字锁相环的基本结构与基本原理，利用VHDL语言，采用自上而下的设计方法，设计了一款全数字锁相环.本文主要描述了一种设计一阶全数字锁相环的方法，首先分析了课题研究的意义、锁相环的发展历程研究现状，然后描述了全数字锁相环的各个组成部件，并且详细分析了锁相环鉴相器、变模可逆计数器、加减脉冲电路、除H计数器和除N计数器各个模块的工作原理。
接着我们使用了VHDL语句来完成了鉴相器、数字滤波器和数字振荡器的设计，并且分别使用仿真工具MAX＋plus II逐个验证各个模块的功能。
最后，将各个模块整合起来，建立了一个一阶全数字锁相环的电路，利用仿真工具MAX＋plus II 验证了它的功能的能否实现，仿真结果与理论分析基本符合。
关键词：全数字锁相环；数字滤波器；数字振荡器；锁定时间Design and research of ALL Digital Phase-LockedLoopAbstractThe design and application of phase-locked loop is the focus of attention in the field of feedback control technology today, phase- locked loop has played a very important and unique role in variety of applications. such as the radar, measurement,communications, etc. All-digital phase-locked loop has its unique advantages. Its structure is varied, but short capture time, small synchronization error, excellent anti-interference ability is the standard measure of performance of a phase-locked loop. On the basis of reading a lot of DPLL technology literature of domestic and abroad, this article summed up the present situation and the development level of phase-locked loop technology, analysis the basic structure and principle of all-digital phase-locked loop in-depth, designed a quick all-digital phase-locked loop by using VHDL language and top-down design approach. In this brief, we presented a way of designing a first-order ALL Digital Phase-Locked Loop (ADPLL) first analyzes the significance of research, the development course of phase-locked loop current research status, and then describes the component parts of all digital phase-locked loop, and detailed analysis of the phase lock loop phase discriminator, reversible counter change mould, add and subtract pulse circuit, in addition to H counter and divide N working principle of each module. Then we use the VHDL statements to complete the phase discriminator, digital filter and the design of the digital oscillator, and using the simulation tool of MAX + plus II one by one to verify the function of each module. Finally, the various modules together, established a first-order digital phase-locked loop circuit, using the simulation tool of MAX + plus II verify the realization of its function, the simulation results and principleKeywords: All Digital Phase-Locked Loop; Digital filter; Digital oscillator, Locking time目录1．绪论 (1)1.1 课题研究的目的意义 (1)1.2 锁相环的发展历程 (1)1.3 研究和发展 (2)1.4 设计工具及设计语言 (3)2. 全数字锁相环的结构与工作原理 (4)2.1 鉴相器 (6)2.2 变模可逆计数器（模数K可预置） (7)2.3 加/减脉冲控制器 (7)2.4 除H计数器 (7)2.5 除N计数器 (7)3. 全数字锁相环模块的设计与仿真 (7)3.1 鉴相器的设计 (7)3.2 数字环路滤波器的设计 (9)3.3 用VHDL语言实现除H计数器 (12)3.4 用VHDL语言实现加/减脉冲控制器 (12)3.5 除N计数器（分频器）的实现 (13)4. 全数字锁相环的整体仿真 (14)5. 结语与展望 (16)5.1 总结 (16)5.2 展望 (16)主要参考文献 (17)致谢 (18)1 绪论1.1 课题研究的目的意义本次进行研究的课题是全数字锁相环。
锁相环路是一种反馈电路，锁相环的英文全称是Phase-Locked Loop，简称PLL。
其作用是使得电路上的时钟和某一外部时钟的相位同步。
因锁相环可以实现输出信号频率对输入信号频率的自动跟踪，所以锁相环通常用于闭环跟踪电路。
锁相环在工作的过程中，当输出信号的频率与输入信号的频率相等时，输出电压与输入电压保持固定的相位差值，即输出电压与输入电压的相位被锁住，这就是锁相环名称的由来。
锁相环在通信、雷达、测量和自动化控制等领域应用极为广泛，随着电子技术向数字化方向发展，需要采用数字方式实现信号的锁相处理。
因此，对全数字锁相环的研究和应用得到了越来越多的关注。
传统的数字锁相环系统是希望通过采用具有低通特性的环路滤波器，获得稳定的振荡控制数据。
对于高阶全数字锁相环，其数字滤波器常常采用基于DSP 的运算电路[1]。
这种结构的锁相环，当环路带宽很窄时，环路滤波器的实现将需要很大的电路量，这给专用集成电路的应用和片上系统SOC（system on chip）的设计带来一定困难。
另一种类型的全数字锁相环是采用脉冲序列低通滤波计数电路作为环路滤波器，如随机徘徊序列滤波器、先N 后M 序列滤波器等[2]。
这些电路通过对鉴相模块产生的相位误差脉冲进行计数运算，获得可控振荡器模块的振荡控制参数。
1.2 锁相环的发展历程21世纪以来，随着数字电子技术的飞速发展，特别是数字模拟和信号处理技术在电子通讯、仪器仪表和各种多媒体等领域得到了愈来愈广泛的应用，用数字电路来处理模拟信号的情况也就越来越普遍。
所以信息技术将来的发展趋势必然是模拟信号的数字化，而数字锁相环就是模拟信号数字化中极为重要的一部分。
锁相环是一种能使输出信号在频率和相位上与输出信号同步的电路，也就是说在系统进入了同步状态后，系统的输入信号与振荡器的输出信号一致，或者相差恒定为常数。
在过去，传统的锁相环各部分的零件都是由模拟电路来构成，一般来说包括鉴相器（PD）、压控振荡器（VCO）、环路滤波器（LF）这三个基本环路部件[3]。
锁相环最初的作用仅仅是用来提高电视接收机的行同步和帧同步，从而提高它的抗干扰能力。
在20世纪五十年代末由于太空空间技术的不断发展,锁相环开始应用于遥控和跟踪宇宙中的大小飞行目标。
到了60年代初以后，数字通信系统的发展也越来越快，数字锁相环也随之出现，并以其独特的优点逐渐取代模拟锁相环。
可此时的数字锁相环中仍然有模拟的部件，性能也受到一定的影响。
渐渐的，全数字锁相环出现并逐步的发展起来了。
全数字锁相环将所有的环路部件全部数字化，主要由三个部件来构成，分别是数字鉴相器、数字环路滤波器和数控振荡器。
由于模拟锁相环存在着温度漂移和易受电压变化影响的缺点，全数字锁相环的应用越来越广泛。
它具备工作状态稳定，并且方便调节各种状态等优点，更重要的是，它的环路带宽和中心频率都可通过编程的方式来改变，可以更方便的去构建高阶锁相环。
同时由于它本身的数字特性，使得如果将他应用在数字系统中时，可以省略掉A/D和D/A转换。
近些年来，随着电子设计自动化（EDA）的迅猛发展，我们就可以很方便的使用VHDL语言来设计和模拟全数字锁相环1.3 研究和发展国外关于锁相环的技术是很先进的。
从最开始的用分离器件组成的锁相环，一种自动变模全数字锁相环的设计到后来集成电路出现后诞生的集成锁相环。
从模拟锁相环到数字锁相环再到全数字锁相环，还有后来的软件锁相环。
如今，国外有关锁相环的产品大体用的是3.3v的供电电压，工作频率的范围是 100MHz 至2.4GHz。