蛇形走线参数设置

1．简介

蛇形走线是布线中经常使用的一种走线方式。其主要目的就是为了调节延时，满足系统时序设计要求。但是设计者首先要有这样的认识：蛇形走线会破坏信号质量，改变传输时延，布线时要尽量避免使用。但实际设计中，为了保证信号有走过足够的保持时间，或者减小同组信号之间的时间偏移，往往不得不故意进行绕线。

当在长度规则设置下开始走线时，有时需要通过使用蛇形走线以达到所需的走线长度。蛇形走线的示例如图10-60 所示，其中最关键的两个参数就是耦合幅度(Ap) 和耦合距离(Gap)。很明显，信号在蛇形走线上传输时，相互平行的线段之间会发生耦合，呈差模形式，Gap 越小，Ap 越大，则耦合程度也越大。

图10-60 蛇形走线的示例

尽管蛇形走线会引起引起耦合，从而降低信号质量，但是在布线时，蛇形走线对于调节时延和时序是重要的方法。因此在高速信号布线时，可以使用蛇形走线，但是蛇形走线的Ap 和Gap 的设置必须符合信号的要求。在PADS Router 中，可以设置蛇形走线的Ap 和Gap,并且在布线过程中添加蛇形布线。

2．设置蛇形走线的Ap 和Gap 参数

●执行Tools/Options 菜单命令，或者单击标准工具栏中的Options 图标，系统会弹出选

项对话框，然后选择Routing(布线)选型卡。

●然后在Routing to length constaints 区域设置蛇形走线参数，如图10-61 所示。

㊣在Minimum amplitude （幅度）编辑框中将最小值设为20 ，则蛇形走线的幅度最小值

被设置为走线宽度的20 倍。

㊣在minimum gap（间距）编辑框中将最小值设为2，则蛇形走线的间隔最小值被设置

为走线到拐角间距的2 倍。

●最后单击OK 按钮完成设置。

注意：在使用蛇形走线时，应该注意以下几个技术要点：

1.尽量增加平行线段的距离S，至少大于3H，H 指信号走线到参考平面的距离。

通俗的说就是绕大弯走线，只要S 足够大，就几乎能完全避免相互之间的耦合效应。

2.减小耦合幅度Lp,当两倍的Lp 时延接近或超出信号上升时间时，产生的串绕将达到饱和。

3.带状线(Strip-Line)或者埋式微带线(Embedded Micro-strip)的蛇形走线引起的信号传输时延小于微带线走线(Micro-strip)。理论上，带状线不会因为差模串扰影响传输速率。

4.高速以及对时序要求较为严格的信号线，尽量不要走蛇形线，尤其不能在小范围内蜿蜒走线。

5.高速PCB 设计中，蛇形走线没有所谓滤波和抗干扰的能力，只可能降低信号质量，所以只作时序匹配之用而无其他目的。

3. 蛇形线的拓扑

对于DDR2和DDR3，其中信号DQ、DM和DQS都是点对点的互联方式，

所以不需要任何的拓扑结构，然而列外的是，在multi-rank DIMMs （Dual In Line Memory Modules）的设计中并不是这样的。在点对点的方式时，可以很容易的通过ODT的阻抗设置来做到阻抗匹配，从而实现其波形完整性。而对于 ADDR/CMD/CNTRL和一些时钟信号，它们都是需要多点互联的，所以需要选择一个合适的拓扑结构，图2列出了一些相关的拓扑结构，其中Fly- By拓扑结构是一种特殊的菊花链，它不需要很长的连线，甚至有时不需要短线（Stub）。

对于DDR3，这些所有的拓扑结构都是适用的，然而前提条件是走线要尽可能的短。Fly-By拓扑结构在处理噪声方面，具有很好的波形完整性，然而在一个4 层板上很难实现，需要6层板以上，而菊花链式拓扑结构在一个4层板上是容易实现的。另外，树形拓扑结构要求AB的长度和AC的长度非常接近（如图2）。考虑到波形的完整性，以及尽可能的提高分支的走线长度，同事又要满足板层的约束要求，在基于4层板的DDR3设计中，最合理的拓扑结构就是带有最少短线（Stub）的菊花链式拓扑结构。

对于DDR2-800，这所有的拓扑结构都适用，只是有少许的差别。然而，菊花链式拓扑结构被证明在SI方面是具有优势的。

对于超过两片的SDRAM，通常，是根据器件的摆放方式不同而选择相应的拓扑结构。图3显示了不同摆放方式而特殊设计的拓扑结构，在这些拓扑结构中，只有A和 D是最适合4层板的PCB设计。然而，对于DDR2-800，所列的这些拓扑结构都能满足其波形的完整性，而在DDR3的设计中，特别是在1600 Mbps时，则只有D是满足设计的。

图2: 带有2片SDRAM的ADDR/CMD/CNTRL拓扑结构图3: 带有4片SDRAM的ADDR/CMD/CNTRL拓扑结构

4. 蛇形线的时延的匹配

在做到时延的匹配时，往往会在布线时采用trombone方式走线，另外，在布线时难免会有切换板层的时候，此时就会添加一些过孔。不幸的是，但所有这些弯曲的走线和带过孔的走线，将它们拉直变为等长度理想走线时，此时它们的时延是不等的，如图4所示。

显然，上面讲到的trombone方式在时延方面同直走线的不对等是很好理解的，而带过孔的走线就更加明显了。在中心线长度对等的情况下，trombone 走线的时延比直走线的实际延时是要来的小的，而对于带有过孔的走线，时延是要来的大的。这种时延的产生，这里有两种方法去解决它。一种方法是，只需要在 EDA工具里进行精确的时延匹配计算，然后控制走线的长度就可以了。而另一种方法是在可接受的范围内，减少不匹配度。