集成电路工艺制程1

1.曝光（Exposure）：把光罩 上的图案，完整地传递 (Transfer) 到晶片表面的光阻 上； 2.显影（Development）：像 洗相片一样，光阻所获得的 图案与光罩上的相同或呈互 补（Complementary）。

微影（Photolithography）
微影需备的器材有：光源---光罩---光阻---显影液（Developer）， NaOH、KOH中和。 微影制程：①光阻覆盖（Coating）；②曝光；③显影。 ○ 光阻：主要由树脂（Resin），感光剂（Sensitizer）及溶剂 （Solvent）混合而成 负光阻——光阻遇光后产生链结（Cross linking），使结构加强而 不溶于显影液； 正光阻——光阻遇光后产生解离，形成一种溶于显影液的结构。 好的光阻应具备： 附著性（Adhesion） 抗蚀刻性（Etch Resistance） 解析度（Resolution）

刻蚀（Etch）
○ Polycide的蚀刻 ○ 铝合金蚀刻 铝-硅-铜合金。铜蚀刻困难，限制了它的使用。 ○ 钨回蚀：钨插塞—VIA 如图所示：TiN或TiW提高附著能力。
图：多重金属 化制程中常见 的“钨插塞” 的制作流程


N井CMOS

CMOS
----Complementary Metal Oxide Semiconductor
三种主要的CMOS设计结构
：
双井CMOS

CMOS的缺点 ：Latch-up
寄生双载子晶体管在CMOS内的 发生情形
衍生的正回馈 回路

金属Al与Si接触的表面 发生“尖峰”现象

物理气相沉积 电致迁移（Electro migration）
溅镀沉积的铝，经适当的退 火（ Anneal ）之后，通常以 多晶形式存在，当铝传导电 流时，由于电场的影响，铝 原 子 将 沿 着 晶 粒 界 面 （Grain Boundary）而移动， 这一现象称为电致迁移. Al线因电致迁移而产生断路
LDD(Lightly Doped Drain)—轻掺杂漏极
半导体元件的制程

集成电路生产的3个阶段
图显示集成电路从晶 圆的 （a）拉晶； （b）制造；
（c）切割；
（d）封装； 完成的简易流程； 图（e）为单一晶粒的 集成电路放大图标

集成电路生产的3个阶段
硅晶片（wafer）的制造
集成电路的制作
集成电路的封装（Package）
习惯以线路制造的最小线宽、晶片直径及DRAM（动态随机存储 器）所储存的容量来评断集成电路的发展状况。

机械性质—薄膜间的机械应力
退火（Annealing）
•原理：
利用热能（Thermal Energy），将物体内 产生内应力的一些缺陷加以消除。所施加的能 量将增加晶格原子及缺陷在物体内的振动及扩 散，使得原子的排列得以重整。
集成电路工艺制程介绍

Table of Content
集成电路生产的3个阶段
机械性质
退火（Annealing） 双极型晶体管（Bipolar Junction Transistor-BJT） 短沟道效应—集成的结果 热电子效应（Hot Electron Effect ）

典型采用LDD设计的晶体管的截面外观
FOX—Field Oxide，场氧化层，隔离器件

CMOS
Incoming Data Format ----Complementary Metal Oxide Semiconductor
三种主要的CMOS设计结构 ：
P井CMOS

刻蚀（Etch）
分类：
○ 湿蚀刻：等向性蚀刻 ○ 干蚀刻： ①非等向性（垂直方向>>横向蚀刻速率） ②选择性（Selectivity）——蚀刻速率比 ③蚀刻速率---产量 ④均匀性--- 品质完善，Yield增高

刻蚀（Etch）
溅击蚀刻 + 极佳的非等向性，但选择性较差 ； 等离子蚀刻（Plasma Etching） + 选择性较佳，但非等向性差； 反应性离子蚀刻（Reactive Ion Etch）RIE + 选择性、非等向性俱佳（选择性：2:1~40:1;非等向 性：80º 以上）； + 通过选用不同的气体或含量等离子体来获得对不 同薄膜的刻蚀速率； + 基本上氟原子及氯原子都可以和各种过渡金属形 成具挥发性的化合物。

微影（Photolithography）
○ 光罩：6英寸 晶片，每片约 需40~60次左 右曝光（依赖 chip大小）

微影
○ 曝光技术：×5倍的 mask。 显示两种微影的曝光技术： （a）接触式 （b）投影式 （c）为以10倍的光罩进 行重复且步进的投影式 曝光的概念图。
经掺杂的多晶硅及硅化钨所组成的多晶硅化金属（Polycide）是 VLSI中最主要gate导电层。 ○ W——钨插塞（Tungsten Plug），极佳的阶梯覆盖能力。
图：钨插塞在多重 金属化制程上的应 用及其结构

半导体元件的制程
微影（Photolithography）
通常以一个制程所需要经过光罩（mask）数量来 表示这个制程的难易。

半导体元件的制程
沉积理论
薄膜的沉积，是一连串涉及吸附原子的吸附、吸附原子 在表面的扩散及在适当的位置下聚结，以渐渐形成薄膜 并成长的过程。

半导体元件的制程
分类及详述
物理气相沉积（Physical Vapor Deposition）——PVD
○ 蒸 镀（Evaporation） 利用被蒸镀物在高温（近熔点）时，具备饱和蒸汽压，来沉积薄膜 的过程。 ○ 溅 镀（Sputtering） 利用离子对溅镀物体电极（Electrode）的轰击（Bombardment）使 气相中具有被镀物的粒子（如原子），再来沉积薄膜。

半导体元件的制程
蚀刻（Etch）
微影只是将光罩图案转移到光阻上，接下来利用这层光 阻为罩幕（mask），以便对光阻下的薄膜或Si片进行选 择性蚀刻或离子注入。蚀刻即是利用化学反应或物理作 用，把光阻上的图案转移到薄膜上。 元件制作：薄膜沉积---微影---蚀刻
薄膜经：
（a）等向性蚀刻及 （b）非等向性蚀刻 后的簿膜横截面轮 廓
化学气相沉积
主要介电材料：SiO2、Si3N4、PSG及BPSG---热流。
图：沉积薄膜在沉积后（a）及（b）经过热流（Flow）后， 其外观上的差异 2. 导体：WSix、TiSi2、Ti、W、Poly（多晶硅） 3. 半导体：Si、epi片

化学气相沉积
○ Si3N4 最主要的应用，是做为SiO2层的蚀刻幕罩（mask），且不易被氧 和H2O所渗透的优点，这层幕罩还可以作为场氧化层（FOX）制作 时防止有源区（Active Area）受氧化，这就是有名的LOCOS制程。 ○ Poly、WSix

短沟道效应—集成的结果
如图所示：
因源极和漏极的 缺乏层区域所导 致的沟道长度变 化的情形。

热电子效应—Hot Electron Effect
LDD(Lightly Doped Drain)
LDD缺点：
* 使得NMOS制作变得复杂；
* 源漏串联电阻增加，速度 降低； * 耗电增加。 采用LDD设计的NMOS晶体管的外观
CMOS的缺点 ：Latch-up
* 引发电流 (Triggering Current) IH，当I> IH时，产生Latch-up， CMOS电路的功能将暂时或永久性丧失。
* 防止Latch-up方法：
1）增大距离； 2）包好衬底； 或采用Epi substrate, SOL等。 总结：随着IC集成度提高，出现“短沟效应”，引发了“热电子 效应”。采用LDD结构无法解决集成度提高衍生出的能量耗损及 散热问题，因此出现低能耗高集成度的CMOS，而且现已成为 VLSI主要结构，但成本提高，出现双载流子现象所衍生出的latchup问题。

物理气相沉积
Salicide制程
金属钛（或白金）极易与Si交互扩散而形成一种电阻很低的化合
物TiSi2，因此，钛与Si的界面可以形成一个很好的欧姆接触。
自行对准金属硅化物（Self-Aligned Silicide）制程
如图： “自行对 准金属硅 化物”制 程的主要 流程

化学气相沉积（Chemical Vapor Deposition）——CVD
反应气体发生化学反应，并且生成物沉积在晶片表面—— 薄膜沉积 技术。
物理气相沉积
铝合金溅镀
铝合金铝、硅、ቤተ መጻሕፍቲ ባይዱ合金。 硅对AL有一定的固态溶 解度（Solid Solubility）， 在400℃时，硅扩散进入铝， 且铝也会回填硅因扩散所留 下的空隙，形成如图所示的 尖峰（Spike），解决之道 为主动掺杂Si，使含量在1%。

微影
光源——解析度、聚焦深度与光源的波长有关
* 紫外线：4360Aº * 深紫外线：2480 Aº ，寻找 波长更短的光源 * X光（不易聚焦且专用光 罩不易制作） * 电子束曝光时间长，影响 量产。解析度 R≤0.35、 0.25、0.18μ，聚焦深度 DOF≥ 光阻厚度 因为光阻的厚度，曝光机所提供的解析度应该至少能含盖图里的a、 b两点。我们常以DOF、来表示曝光机所能提供的这个深度。

双极型晶体管
----（Bipolar Junction Transistor--BJT）
美国贝尔实验室(Bell Lab)发明，近代最重要半导体元 件之一，获Nobel物理学奖； 如图：一个在芯片上的NPN双载子
晶体管的截面结构；
MOS晶体管：是VLSI里最重要的一种基本的晶体管， 已取代了BJT。