LVDS高速并口通信协议设计
LVDS原理及设计指南
LVDS原理及设计指南LVDS全称为低压差分信号(Low Voltage Differential Signaling)，是一种高速串行接口技术，广泛应用于电子设备中进行高速数据传输。
LVDS主要通过两对差分信号进行数据传输，其中一对信号传输高电平信号，另一对信号传输低电平信号，通过差分运算来提高抗干扰能力和抗噪声能力，以实现高质量的数据传输。
LVDS的工作原理如下：1.发送端：将输入信号通过电流驱动压缩成低压差分信号，并通过双绞线传输给接收端。
2.传输线路：使用双绞线进行数据传输，利用差分运算来抵消传输线上的共模噪声和反射噪声。
3.接收端：对接收到的低压差分信号进行解码，还原成原始的输入信号。
设计LVDS接口时需要注意以下几点：1.信号线路的设计：为了保证信号的完整性和稳定性，需要控制信号线的阻抗匹配，减小信号线的长度和延迟，并避免信号线与高频噪声信号线的交叉和平行布线。
2.布线和PCB设计：保持信号线的长度均匀，并尽量使用同一层或相邻层进行差分信号线布线，以减小信号线之间的不平衡和串扰。
3.电源和接地：为了提供噪声的抑制和信号的稳定性，需要使用低噪声电源和低阻抗接地。
4.EMI抑制：由于LVDS接口传输速率高，会引起较大的电磁辐射干扰，因此需要在设计中加入适当的EMI抑制措施，如电磁屏蔽、地线设计和滤波器等。
5.信号匹配：为了保证所发送信号的完整性和稳定性，需要将发送端与接收端之间的差分阻抗匹配，以最大限度地减小信号反射和串扰。
总之，LVDS是一种高速串行接口技术，通过差分运算进行数据传输，具有抗噪声和抗干扰能力强的特点。
在设计LVDS接口时需注意信号线路的设计、布线和PCB设计、电源和接地、EMI抑制以及信号匹配等方面，以保证高质量的数据传输。
LVDS原理及设计指南
LVDS原理及设计指南LVDS（Low Voltage Differential Signaling）是一种低电压差分传输技术，常用于高速数据通信和时钟分配系统。
它通过使用两条平衡的信号线（一个正极和一个负极）来传输数据，以减少噪音干扰，提供更高的数据传输速率和更低的功耗。
LVDS的原理是将要传输的数据进行编码，然后在发送端将编码后的信号通过一个差分发射器发送出去。
在接收端，差分接收器将接收到的信号进行解码，并还原为原始数据。
差分发射器和差分接收器之间通过两条平衡的信号线相连，使得信号可以在传输过程中保持高的抗干扰能力。
为了实现高速数据传输和低功耗，设计LVDS系统时需要注意以下几点：1.选择合适的传输线：LVDS系统常用的传输线有两对铜排、双绞线和屏蔽电缆。
传输线的选择应根据系统需求和环境条件来确定，以保证信号传输的稳定性和可靠性。
2.保持信号的差分平衡：在设计LVDS系统时，传输线的长度和阻抗应保持一致，以保证差分信号的平衡性。
同时，在PCB设计中，需要采取合适的布线方式，如使用相邻层的信号层和地层进行屏蔽，以减少信号的串扰。
3.电源和地线的设计：为了保证LVDS系统的稳定性和可靠性，需要为差分发射器和差分接收器提供稳定的电源和地线。
一般应采用低噪声的电源和地线设计，并保持电源和地线与传输线相互独立，以防止互相干扰。
4.噪声抑制和滤波措施：在LVDS系统中，噪声干扰是一个常见的问题。
为了减少噪声的影响，可以采用电源滤波器、地线滤波器、抗干扰电容和电感等措施，以有效抑制噪声的干扰。
5.时钟分配的设计：对于需要传输时钟信号的LVDS系统，时钟分配的设计尤为重要。
时钟线应尽量短，以保证时钟信号的稳定性和准确性。
同时，需要采用低噪声的时钟源，并根据时钟分配的延时要求进行恰当的布线和抗干扰措施。
6.PCB设计布局：在LVDS系统的PCB设计中，需要合理规划和布局不同电路模块的位置，以减少信号的干扰和串扰。
基于RS422+LVDS高速长线通信的设计与实现
㊀２０２１年㊀第３期仪表技术与传感器Ｉｎｓｔｒｕｍｅｎｔ㊀Ｔｅｃｈｎｉｑｕｅ㊀ａｎｄ㊀Ｓｅｎｓｏｒ２０２１㊀Ｎｏ．３㊀收稿日期：２０２０－０４－０７基于ＲＳ４２２＋ＬＶＤＳ高速长线通信的设计与实现李建翔１，王洪凯２，杨玉华１，刘东海１，李秋媛１（１．中北大学，仪器科学与动态测试教育部重点实验室，电子测试国家重点实验室，山西太原㊀０３００５１；２．北京航天长征飞行器研究所，北京㊀１０００７６）㊀㊀摘要：为了改善高速数据长距离传输时可靠性低的问题，文中提出了一种软硬件相结合的数据传输方案㊂该设计在指令下发和状态返回的电路中采用ＲＳ４２２接口电路，并选用ＡＤＭ２６８２Ｅ磁隔离芯片，在保证可靠性的前提下极大简化电路；在数据传输中采用ＬＶＤＳ接口电路，选用ＳＮ６５ＬＶ１０２３Ａ串化器以及ＳＮ６５ＬＶ１２２４Ｂ解串器，并配合驱动器和均衡器进行驱动和补偿，使得信号能够进行高速远距离传输㊂为了提高抗干扰性能，还在嵌入式软件的指令模块增加校验字环节，提高指令识别的可靠性；数据传输中采用半字节ＣＲＣ校验的方法，降低误码率㊂经验证，此方案能够在９０ｍ长的电缆中实现２４０Ｍｂｉｔ／ｓ的零误码传输，稳定可靠，满足任务要求㊂关键词：ＦＰＧＡ；ＲＳ４２２串行接口；低电压差分信号；半字节循环冗余校验；校验字中图分类号：ＴＮ９１９㊀㊀㊀文献标识码：Ａ㊀㊀㊀文章编号：１００２－１８４１（２０２１）０３－００４０－０５ＤｅｓｉｇｎａｎｄＩｍｐｌｅｍｅｎｔａｔｉｏｎｏｆＨｉｇｈＳｐｅｅｄＬｏｎｇＬｉｎｅＣｏｍｍｕｎｉｃａｔｉｏｎＢａｓｅｄｏｎＲＳ４２２＋ＬＶＤＳＬＩＪｉａｎ⁃ｘｉａｎｇ１，ＷＡＮＧＨｏｎｇ⁃ｋａｉ２，ＹＡＮＧＹｕ⁃ｈｕａ１，ＬＩＵＤｏｎｇ⁃ｈａｉ１，ＬＩＱｉｕ⁃ｙｕａｎ１（１．ＮｏｒｔｈＵｎｉｖｅｒｓｉｔｙｏｆＣｈｉｎａ，ＫｅｙＬａｂｏｒａｔｏｒｙｏｆＩｎｓｔｒｕｍｅｎｔａｔｉｏｎＳｃｉｅｎｃｅａｎｄＤｙｎａｍｉｃＭｅａｓｕｒｅｍｅｎｔｏｆＭｉｎｉｓｔｒｙｏｆＥｄｕｃａｔｉｏｎ，ＮａｔｉｏｎａｌＫｅｙＬａｂｏｒａｔｏｒｙｆｏｒＥｌｅｃｔｒｏｎｉｃＭｅａｓｕｒｅｍｅｎｔＴｅｃｈｎｏｌｏｇｙ，Ｔａｉｙｕａｎ０３００５１，Ｃｈｉｎａ；２．ＢｅｉｊｉｎｇＡｅｒｏｓｐａｃｅＬｏｎｇＭａｒｃｈＡｉｒｃｒａｆｔＲｅｓｅａｒｃｈＩｎｓｔｉｔｕｔｅ，Ｂｅｉｊｉｎｇ１０００７６，Ｃｈｉｎａ）Ａｂｓｔｒａｃｔ：Ｉｎｏｒｄｅｒｔｏｉｍｐｒｏｖｅｔｈｅｐｒｏｂｌｅｍｏｆｌｏｗｒｅｌｉａｂｉｌｉｔｙｗｈｅｎｈｉｇｈ⁃ｓｐｅｅｄｄａｔａｉｓｔｒａｎｓｍｉｔｔｅｄｏｖｅｒｌｏｎｇｄｉｓｔａｎｃｅｓ，ｔｈｉｓｓｃｈｅｍｅｐｒｏｐｏｓｅｄａｄａｔａｔｒａｎｓｍｉｓｓｉｏｎｓｃｈｅｍｅｃｏｍｂｉｎｉｎｇｓｏｆｔｗａｒｅａｎｄｈａｒｄｗａｒｅ．ＴｈｉｓｄｅｓｉｇｎａｄｏｐｔｅｄＲＳ４２２ｉｎｔｅｒｆａｃｅｃｉｒｃｕｉｔｉｎｔｈｅｃｉｒｃｕｉｔｏｆｃｏｍｍａｎｄｉｓｓｕｉｎｇａｎｄｓｔａｔｕｓｒｅｔｕｒｎ，ａｎｄｓｅｌｅｃｔｅｄＡＤＭ２６８２Ｅｍａｇｎｅｔｉｃｉｓｏｌａｔｉｏｎｃｈｉｐ，ｗｈｉｃｈｇｒｅａｔｌｙｓｉｍｐｌｉｆｉｅｄｔｈｅｃｉｒｃｕｉｔｏｎｔｈｅｐｒｅｍｉｓｅｏｆｅｎｓｕｒｉｎｇｒｅｌｉａｂｉｌｉｔｙ．ＬＶＤＳｉｎｔｅｒｆａｃｅｃｉｒｃｕｉｔｗａｓｕｓｅｄｉｎｄａｔａｔｒａｎｓｍｉｓｓｉｏｎ，ＳＮ６５ＬＶ１０２３ＡｓｅｒｉａｌｉｚｅｒａｎｄＳＮ６５ＬＶ１２２４Ｂｄｅｓｅｒｉａｌｉｚｅｒｗｅｒｅｓｅｌｅｃｔｅｄ，ａｎｄｔｈｅｄｒｉｖｅｒａｎｄｅｑｕａｌｉｚｅｒｗｅｒｅｕｓｅｄｔｏｄｒｉｖｅａｎｄｃｏｍｐｅｎｓａｔｅ，ｓｏｔｈａｔｔｈｅｓｉｇｎａｌｃａｎｂｅｔｒａｎｓｍｉｔｔｅｄａｔｈｉｇｈｓｐｅｅｄａｎｄｌｏｎｇｄｉｓｔａｎｃｅ．Ｉｎｏｒｄｅｒｔｏｉｍｐｒｏｖｅｔｈｅａｎｔｉ⁃ｉｎｔｅｒｆｅｒｅｎｃｅｐｅｒｆｏｒｍａｎｃｅ，ａｃｈｅｃｋｗｏｒｄｌｉｎｋｉｓａｌｓｏａｄｄｅｄｔｏｔｈｅｉｎｓｔｒｕｃｔｉｏｎｍｏｄｕｌｅｏｆｔｈｅｅｍｂｅｄｄｅｄｓｏｆｔｗａｒｅ．ＴｈｅｍｅｔｈｏｄｏｆｎｉｂｂｌｅＣＲＣｃｈｅｃｋｗａｓｕｓｅｄｉｎｄａｔａｔｒａｎｓｍｉｓｓｉｏｎｔｏｒｅ⁃ｄｕｃｅｔｈｅｂｉｔｅｒｒｏｒｒａｔｅ．Ａｆｔｅｒｖｅｒｉｆｉｃａｔｉｏｎ，ｔｈｉｓｓｏｌｕｔｉｏｎｃａｎａｃｈｉｅｖｅ２４０Ｍｂｉｔ／ｓｚｅｒｏｅｒｒｏｒｔｒａｎｓｍｉｓｓｉｏｎｉｎａ９０ｍｅｔｅｒｃａｂｌｅ，ｗｈｉｃｈｉｓｓｔａｂｌｅａｎｄｒｅｌｉａｂｌｅ，ａｎｄｍｅｅｔｓｔｈｅｔａｓｋｒｅｑｕｉｒｅｍｅｎｔｓ．Ｋｅｙｗｏｒｄｓ：ＦＰＧＡ；ＲＳ４２２ｓｅｒｉａｌｉｎｔｅｒｆａｃｅ；ＬＶＤＳ；ｎｉｂｂｌｅＣＲＣ；ｃｈｅｃｋｗｏｒｄ０㊀引言近年来，在测试测量技术领域以及众多产品的测试系统中，面临着各种严苛的条件，对信号传输的稳定性提出了更高的要求［１］，成为目前亟待解决的重要课题㊂由于并行传输成本高㊁占用资源大，且并行传输对线路之间的物理性质要求高，细微差别就可能导致数据不能同时抵达接收端，造成接收错误，所以远距离传输往往选用串行传输方式㊂常用的串行接口标准有ＲＳ２３２㊁ＲＳ４２２㊁ＣＡＮ总线以及ＬＶＤＳ传输㊂在本次任务方案中，设计了一种以ＦＰＧＡ为核心的高性能远距离低误码率的传输方案，本文主要研究对象为某接口通信链路的搭建及其可靠性的测试㊂综合考虑各种串行接口的优缺点，同时兼顾传输距离㊁成本以及可靠性等各方面因素，最终选择ＲＳ４２２及ＬＶＤＳ相结合的方式，并在其软件设计中分别加入校验字及校验码的设计，保证其传输的可靠性㊂１㊀测试平台设计系统总体框图如图１所示㊂外系统等效器用于模拟外系统接口及功能仿真，实现对地面系统的全面覆盖性测试考核㊂其工作的主要流程是：上位机发送控㊀㊀㊀㊀㊀第３期李建翔等：基于ＲＳ４２２＋ＬＶＤＳ高速长线通信的设计与实现４１㊀㊀制指令，经由ＰＣＩ９０５４到达ＦＰＧＡ模块，４２２收发器模块用于转发指令并回传状态，控制对应的外系统等效器发送数据，该数据经过高速ＬＶＤＳ传回上位机，最后进行分析数据是否正确，以验证该方案可行性㊂图１㊀总体框图２㊀硬件电路设计２．１㊀ＲＳ４２２指令收发与状态回传模块ＲＳ４２２作为一种能够进行差分传输以及支持多点通信的数据传输协议，抗干扰能力比较强㊂在进行电路设计时，需要考虑避免信号异常而导致的接口损坏，同时避免设备间的互相干扰［２］，所以采用隔离电路㊂传统电路往往采用ＲＳ４２２芯片㊁电源隔离芯片和光耦的方式，电路复杂且成本较高㊂而ＡＤＭ２６８２Ｅ芯片可配置为半双工或全双工模式，内部集成了一个５ｋＶｒｍｓ的隔离电源，省去了外部配置ＤＣ／ＤＣ模块［３］，从而能够很大程度简化电路，降低成本㊂ＲＳ４２２接口电路如图２所示㊂图２㊀指令收发与状态返回在电路配置方面，应在ＡＤＭ２６８２Ｅ芯片所有的电源引脚与地引脚之间并联１只大电容和１只小电容作为旁路电容，以起到降低噪声的作用［４］㊂ＡＤＭ２６８２Ｅ的输入端具备短路故障保护功能，能够在短路时保证接收器输出为高电平㊂或者如图２中所示，分别在输入端接上拉电阻ＲＭ以及下拉电阻ＲＮ，确保其正负压差大于２００ｍＶ（芯片门限电压），始终输出为高电平，保证芯片工作在稳态㊂为了防止芯片短路，在输出端各串接１只５１Ω的电阻㊂同时ＲＳ４２２还要求在终端跨接１只阻值约为其传输电缆阻抗的电阻，这里选用阻值为１２０Ω的电阻，减小信号的反射，有效提高信号的可靠性㊂２．２㊀ＬＶＤＳ发送端模块ＬＶＤＳ（ｌｏｗｖｏｌｔａｇｅｄｉｆｆｅｒｅｎｔｉａｌｓｉｇｎａｌｉｎｇ）作为一种低压差分信号，能够在保证数据高速传输的同时，提供低功耗㊁低误码率㊁低串扰㊁高噪声抑制能力等其他传输模式不可兼备的优势，可以实现点对点以及一点对多点的连接［５］㊂ＬＶＤＳ传输技术本身具有很低的电压摆幅，因此能够很快地改变状态，提升信号的传输距离；与此同时其输出模式是低电流驱动，所以它具备很好的抗干扰性能㊂在ＬＶＤＳ传输链路发送端，选用ＳＮ６５ＬＶ１０２３Ａ串化器，将并行数据转化为串行数据，其串行传输速率能够覆盖１００ ６６０Ｍｂｐｓ，本身传输距离仅有十几ｍ，为了满足远距离传输，在发送端增加高速电缆驱动器ＣＬＣ００１ＡＪＥ，以此倍增差分信号的驱动能力㊂在端口处配合ＴＶＳ阵列，增强传输线路保护能力㊂ＬＶＤＳ发送电路如图３所示㊂图３㊀ＬＶＤＳ发送端电路㊀㊀㊀㊀㊀４２㊀ＩｎｓｔｒｕｍｅｎｔＴｅｃｈｎｉｑｕｅａｎｄＳｅｎｓｏｒＭａｒ．２０２１㊀在硬件电路配置方面，将串行器ＳＮ６５ＬＶ１０２３的引脚ＤＥＮ㊁ＰＷＲＤＮ通过１ｋΩ电阻拉高，保证芯片一直处于工作状态；将ＴＣＬＫ＿Ｒ／ Ｆ通过１ｋΩ电阻拉高，控制电路在ＴＣＬＫ（数据输入时钟）的上升沿发送串行数据［６］㊂为了匹配差分信号线的阻抗，在驱动器ＣＬＣ００１ＡＪＥ两端跨接１只１００Ω的电阻Ｒ４［７］，并在ＰＣＢ布线时尽量靠近驱动器对应的引脚㊂驱动器ＣＬＣ００１ＡＪＥ能够将输出信号压差提升至２Ｖ，大幅提高差分电压摆幅，起到预加重作用，从而提高传输距离㊂Ｒ５和Ｒ６能够为传输线路提供阻抗匹配㊂在进行硬件ＰＣＢ设计的过程中，ＬＶＤＳ数据信号线应走差分线：要求等长，能够时刻保持２个差分信号具有相反信号，减少共模分量；要求等宽等距，间距尽可能得小，耦合越紧密，泄放到外部的电磁能量越少，从而能够有效抑制ＥＭＩ［８］㊂２．３㊀ＬＶＤＳ接收端模块ＬＶＤＳ信号经过长距离传输后，信号会有一定程度的衰减，其衰减的程度与信号频率的平方根和电缆长度之积成正比［９］，因此当接收端收到ＬＶＤＳ信号后，要对其幅频特性和相频特性进行修正和补偿㊂接收端电路设计如图４所示㊂ＬＶＤＳ信号经过９０ｍ长电缆传输后先经自适应电缆均衡器ＬＭＨ００７４进行修正补偿，再经过ＬＶＤＳ隔离缓冲器输入到解串器ＳＮ６５ＬＶ１２２４Ｂ，最后传输到ＦＰＧＡ模块㊂图４㊀ＬＶＤＳ接收端电路解串器ＳＮ６５ＬＶ１２２４Ｂ与串化器ＳＮ６５ＬＶ１０２３Ａ搭配使用，引脚ＤＥＮ㊁ＰＷＲＤＮ与串化器中相类似，通过电阻拉高保证其一直处于工作状态；引脚ＲＣＬＫ＿Ｒ／Ｆ拉高使其在时钟的上升沿解串数据［１０］㊂在进行数据传输前，串行器与解串器必须同步时钟方可传输㊂两者时钟同步，则ＬＯＣＫ引脚置低，数据能够正常传输；若时钟紊乱，则ＬＯＣＫ引脚置高，数据不再传输，重新进行同步时钟操作㊂为了保证信号的可靠性，阻断外部干扰，在信号进入解串器前便进行隔离㊂通过串接１只ＬＶＤＳ隔离缓冲器，有效防止地信号的耦合性㊂其相较其他产品有更好的工作性能，数据速率可高达６００Ｍｂｐｓ，并且具有极低抖动，有效抑制电源纹波和毛刺现象㊂Ｃ３㊁Ｃ４㊁Ｃ５㊁Ｃ６均为隔直电容，实现ＡＣ耦合，提供直流偏压，滤出直流分量㊂自适应电缆均衡器ＬＭＨ００７４工作范围很广，可支持的速率能够覆盖１２５ ５４０Ｍｂｐｓ范围，输出经过交流耦合后经电阻网络变为标准ＬＶＤＳ信号送入下一端口㊂在接收端分别在差分线串上接２４．９Ω的电阻用来匹配双绞线的线路阻抗；Ｃ７㊁Ｃ８作为隔直电容实现ＡＣ耦合㊂信号在发送端的波形如图５（ａ）所示，在经过９０ｍ电缆传输后的波形如图５（ｂ）所示，在接收端经过电缆均衡器ＬＭＨ００７４的波形如图５（ｃ）所示㊂由图中可以看出，在ＬＶＤＳ信号经过电缆传输过后，其波形并不理想，而ＬＭＨ００７４能够自适应补偿衰减的信号，使衰减过的信号较好地与发送端保持一致，从而保证ＳＮ６５ＬＶ１２２４Ｂ解串成功㊂３㊀软件可靠性设计本文在对硬件电路设计的前提下，为了保证通信链路的可靠性，同时对嵌入式软件也做出抗干扰设计㊂在指令传输链路中加入校验字环节，提高指令识别的可靠性；在ＬＶＤＳ传输中加入半字节ＣＲＣ校验环节，降低误码率㊂３．１㊀指令收发可靠性设计存储器综合测控台向外系统等效器发送命令，外系统等效器向存储器综合测控台反馈状态，传输码率㊀㊀㊀㊀㊀第３期李建翔等：基于ＲＳ４２２＋ＬＶＤＳ高速长线通信的设计与实现４３㊀㊀（ａ）ＬＶＤＳ发送端波形（ｂ）ＬＶＤＳ经过长电缆波形（ｃ）ＬＶＤＳ经过均衡器波形图５㊀硬件电路波形图为６２５Ｋｂｐｓ㊂在指令内容较短时，譬如只有２个字节，往往采用三判二机制，即测控台连续发送３次命令，等效器正确检测到２次命令后，才可以执行该命令［１１］，有效防止因偶然性而导致的指令错误下发㊂而当指令内容稍长时，则采用校验字的方式，本次指令内容如表１所示，校验字内容采取指令内容按位异或方式计算求得㊂表１㊀指令信息表指令名称指令包头指令内容校验字复位指令５Ａ５４㊀Ａ１Ｂ４Ｆ１㊀Ｅ４记录指令５Ａ５４㊀２ＣＤ５３Ｃ㊀Ｃ５下载指令５Ａ５４㊀１Ｅ６Ｆ３Ｄ㊀４Ｃ忙指令５Ａ５４㊀５Ａ８ＥＥ３㊀３７闲指令５Ａ５４㊀９ＦＣ８７Ｄ㊀２Ａ３．２㊀数据传输可靠性设计循环冗余校验（ｃｙｃｌｉｃｒｅｄｕｎｄａｎｃｙｃｈｅｃｋ，ＣＲＣ）是一组自行规定或使用国际标准的校验码，附在原始数据尾部，用于校验在传输过程中是否产生误码以及丢数［１２］㊂在硬件优化的前提下，在信号的传输过程中增加ＣＲＣ校验的过程㊂本文综合硬件与软件相适应的考虑，选择半字节ＣＲＣ查表法的校验方法，既能保证传输码的质量，也不会给硬件造成负担㊂半字节ＣＲＣ查表法所构成的码值只有１６种，简单可靠㊂其对应的校验码表如表２所示㊂表２㊀ＣＲＣ校验码表８１９２字节数据（８Ｋ数据）＋４字节ＣＲＣ校验码，共８２００字节㊂其校验码的生成格式如下，先将寄存器内初始值设置为０，然后将数据按半字节依次移出，将移出的半字节与寄存器内的值相异或，将所得值查表得到新的表值再异或到寄存器中，循环往复，最终产生ＣＲＣ校验码附于数据包后发送给接收端㊂接收端收到数据后，要对数据进行校验确定其是否无误码㊂校验关键代码如下：ＩｆＤａｔａ＿ｃｎｔ＝８１９９ｔｈｅｎｉｆＤ＿ｌｖｄｓ＿ｄｉｎ＆Ｃｈｅｃｋ＝ＣＲＣ＿ｏｕｔｔｈｅｎ㊀㊀Ｅｒｒｏｒ＿ｆｌａｇ＿ｑ＜＝ ０ ；㊀㊀Ｆ＿ｓｅｎｄ＿ｆｌａｇ＜＝ｎｏｔＦ＿ｓｅｎｄ＿ｆｌａｇ；㊀㊀㊀㊀Ｆ＿ｗｒ＿ｐｔ＜＝Ｆ＿ｗｒ＿ｐｔ＋１；当一包数据发送完毕后，即从０计数到８１９９，需校验其数据码流（Ｄ＿ｌｖｄｓ＿ｄｉｎ）与校验码流（Ｃｈｅｃｋ）是否与收到的数据（ＣＲＣ＿ｏｕｔ）一致，若一致则Ｅｒｒｏｒ＿ｆｌａｇ＿ｑ置０，继续接收下一包数据㊂利用ＣｈｉｐＳｃｏｐｅ在线分析数据包如图６所示，收到数据与发送数据一致，校验成功，传输无误㊂图６㊀ＣＲＣ实时校验数据在传输过程中会出现误码丢码的现象，此时Ｅｒｒｏｒ＿ｆｌａｇ＿ｑ则会拉高，触发自动重传机制，要求发送端重新发送该包数据，为了避免出现一直发送同一包数据的情况，导致后续数据不能正常传输，在软件逻辑设计中规定同一包数据的自动重传指令最多发送３次，３次之内接收正确或者连续３次接收错误，则继续发送下一包数据，其关键代码如下：ｉｆＥｒｒｏｒ＿ｆｌａｇ＿ｄ＝ᶄ１ᶄｔｈｅｎｃｃ＿ｓｅｎｔ＿ｆｌａｇ＜＝ᶄ１ᶄ；Ｓｅｎｄ＿ｃｍｄ＿ＣＳ＜＝（Ｘᵡ５Ａᵡ，Ｘᵡ５４ᵡ，ＸᵡＣ９ᵡ，Ｘᵡ６９ᵡ，Ｘᵡ３９ᵡ，Ｘᵡ９９ᵡ）；ʊ重传指令若出现连续误码时，则如图７所示，接收端会发送３次重传指令㊂图７㊀自动请求重发４㊀实验验证与分析通过上位机反复大量读取数据，测试其误码率，数据结构如图８所示，一包数据包括：包头２字节，用于识别数据包类别；包计数２字节，用于校验其连续性；数据有效内容１０１９字节，不同数据包内数据内容不同；最后为１字节校验位，均为每包中有效数据之和，用于校验数据内容是否正确㊂为了验证本设计的可靠性，在实验过程中用６段电缆组成９０ｍ传输线路连接外系统等效器及存储器综合测控台，分别采用不同的速率对其可靠性进行验证，更改程序调整速率，通过多次试验测试，在不同情况下ＬＶＤＳ传输可靠性表现如表３所示㊂表３㊀ＬＶＤＳ传输测试理论速率／（Ｍｂｉｔ㊃ｓ－１）实际速率／（Ｍｂｉｔ㊃ｓ－１）误码率／％６０５７．９２０㊀㊀１２０１１６．２７０１８０１７４．０２０２４０２３５．４４０３００２８２．５７０．００００００５图８㊀数据结构㊀㊀结果表明：在９０ｍ电缆下，通过软硬件的共同优化，数据可以达到２４０Ｍｂｉｔ／ｓ的零误码传输㊂指令下发加入可靠性设计后均能１００％正确动作，且经过驱动器及均衡器的作用，ＬＶＤＳ数据能够大幅提高长线传输的能力，但由于在软件中加入ＣＲＣ（下转第９６页）模拟实验台进行转速测试实验，验证了该方法的可行性；（２）采用微型化敏感单元与轴融合，轴上敏感单元不需要供电，信号从非旋转件输出；解决了某些旋转件的空间紧凑，油污㊁粉尘等恶劣环境 测试难㊁测不准 的技术难题，实现了狭小紧凑空间的非接触式测量；（３）全封闭金属屏蔽壳体㊁电路模块本地存储数据的设计提高了系统的抗电磁干扰性能，解决了电磁环境复杂的情况下信号传输的问题㊂参考文献：［１］㊀魏晓飞，洪应平，张会新，等．一种无线无源转速参数测试方法研究［Ｊ］．传感技术学报，２０１８，３１（１２）：１７９１－１７９６．［２］㊀刘丽霞．车辆扭矩与转速测试系统［Ｊ］．仪表技术与传感器，２０１０（７）：８９－９１．［３］㊀祖静，马铁华，裴东兴，等．新概念动态测试［Ｍ］．北京：国防工业出版社，２０１６．［４］㊀中北大学．一种薄片金属环与轴承融合的非接触式扭矩测量装置：１０６２２５９６４Ｂ［Ｐ］．［２０１９－０３－１５］．［５］㊀ＣＨＥＮＣＸ，ＭＡＴＨ，ＪＩＮＨ，ｅｔａｌ．Ｔｏｒｑｕｅａｎｄｒｏｔａｔｉｏｎａｌｓｐｅｅｄｓｅｎｓｏｒｂａｓｅｄｏｎｒｅｓｉｓｔａｎｃｅａｎｄｃａｐａｃｉｔｉｖｅｇｒａｔｉｎｇｆｏｒｒｏｔａｔｉｏｎａｌｓｈａｆｔｏｆｍｅｃｈａｎｉｃａｌｓｙｓｔｅｍｓ［Ｊ］．ＭｅｃｈａｎｉｃａｌＳｙｓｔｅｍｓａｎｄＳｉｇｎａｌＰｒｏｃｅｓｓｉｎｇ，２０２０，１４２：１－１２．［６］㊀陈昌鑫，马铁华，靳鸿，等．多种工况磁电触发的主动轮扭矩测试方法［Ｊ］．仪表技术与传感器，２０１４（８）：９８－１００．［７］㊀武嘉俊，陈昌鑫，马铁华，等．基于Ａｎｓｏｆｔ的容栅传感器边缘效应分析［Ｊ］．仪表技术与传感器，２０１６（２）：１－３；１１．［８］㊀王超，高鹏．基于ＧＭＲ的电磁无损检测研究［Ｊ］．电子测量与仪器学报，２０１５，２９（６）：７８３－７９２．［９］㊀金鹏．基于电磁屏蔽的箱体设计及有限元仿真的研究［Ｄ］．合肥：合肥工业大学，２００７．［１０］㊀马宏光，曾国辉，黄勃．基于ＷＯＡ－ＢＰ的压力变送器温度补偿研究［Ｊ］．仪表技术与传感器，２０２０（６）：３３－３６．作者简介：李帆（１９９５ ），硕士研究生，主要研究领域为动态测试与智能仪器㊂Ｅ⁃ｍａｉｌ：２４６３４５０７４８＠ｑｑ．ｃｏｍ通信作者：陈昌鑫（１９８８ ），博士，主要研究领域为动态测控与智能仪器㊂Ｅ⁃ｍａｉｌ：ｃｈｅｎｃｈａｎｇｘｉｎ＠ｎｕｃ．ｅｄｕ．ｃｎ（上接第４４页）校验等算法，实际速率相较理论速率会有一定的下降㊂５ 结束语本文结合ＲＳ４２２和ＬＶＤＳ进行了一种通信传输链路的设计，在硬件电路满足技术要求的前提下，极大程度简化硬件电路；同时在软件设计中，指令收发模块和数据传输模块都进行了可靠性设计，在保证传输质量的前提下极大提高了传输速率㊂经验证，本设计能够满足任务要求，达到预期效果㊂参考文献：［１］㊀魏巍．航天飞行器数据记录仪测试台设计［Ｄ］．太原：中北大学，２０１７．［２］㊀匡敬辉，阎兆立，王景彬，等．高可靠性隔离型ＲＳ４２２接口的设计方案［Ｊ］．微计算机信息，２０１０，２６（１１）：１７６－１７８．［３］㊀ＡｎａｌｏｇＤｅｖｉｃｅｓ，Ｉｎｃ．ＡＤＭ２６８２ＥＭａｎｕａｌ［Ｚ］，２０１１．［４］㊀李金，焦新泉，刘东海，王淑琴．基于ＣＰＣＩ总线和ＬＶＤＳ的高速数据传输系统的设计［Ｊ］．电子技术应用，２０１９，４５（４）：６０－６３．［５］㊀周弟伟．基于ＬＶＤＳ的长距离高速串行数据传输系统设计［Ｊ］．信息通信，２０１９（６）：５５－５６．［６］㊀ＴｅｘａｓＩｎｓｔｒｕｍｅｎｔｓ，Ｉｎｃ．ＳＮ６５ＬＶ１０２３ＡＭａｎｕａｌ［Ｚ］，２０１８．［７］㊀郭慧玉．基于ＣＲＣ直驱表法的高速数据远距离传输方案的设计与实现［Ｄ］．太原：中北大学，２０１８．［８］㊀李宇超，谢锐．高频编码信号采集与存储系统研究［Ｊ］．电子器件，２０１６，３９（６）：１４１６－１４２０．［９］㊀宋丹．某多通道采编存储器的研制［Ｄ］．太原：中北大学，２０１４．［１０］㊀ＴｅｘａｓＩｎｓｔｒｕｍｅｎｔｓ，Ｉｎｃ．ＳＮ６５ＬＶ１２２４ＢＭａｎｕａｌ［Ｚ］，２０１８．［１１］㊀罗逢辰．一种无人机状态监控系统设计与实现［Ｄ］．成都：电子科技大学，２０１７．［１２］㊀许伟，王晓燕．ＣＲＣ算法在计算机网络通信中的应用［Ｊ］．数字技术与应用，２０１４（２）：１１９－１２１．作者简介：李建翔（１９９５ ），硕士研究生，主要研究方向为电路设计㊁动态测试㊂Ｅ⁃ｍａｉｌ：９４５１３１８１＠ｑｑ．ｃｏｍ王洪凯（１９９０ ），工程师，主要研究方向为遥外测系统设计㊂Ｅ⁃ｍａｉｌ：ｗａｎｇｈｏｎｇｋａｉ＿ｂｉｔ＠１６３．ｃｏｍ杨玉华（１９７７ ），硕士生导师，副教授，主要研究方向为微纳器件与系统㊁动态测试与存储㊁电路与系统㊂Ｅ⁃ｍａｉｌ：ｙａｎｇｙｕｈｕａ４０７＠１６３．ｃｏｍ。
高速LVDS接口的FPGA设计与实现
对用于传输高速串行数据。
图1硬件平台架构Fig1Architecture of hardware platfor mScience&Technology Vision科技视界99后输出至FPGA外部端口上。
图2发送单元组成框图Fig2Diagram of transmission unit3接收单元接收单元的目标是将线上的串行数据转换为并行用户数据并输出,其主要由时钟分频、时钟数据对齐、串并转换及8B/10B解码等模块组成,具体实现流程如图3所示。
收端收到随路时钟后,首先通过FPGA内部时钟资源BUFR将其分频为60M时钟,并应用该时钟来解析数据;但由于电路布线等外界因素的影响,收端的时钟与数据往往无法对齐[4],因此,收端的串行数据需与时钟对齐后方可解析出正确的并行数据。
对于FPGA 态调整了时钟数据的延时关系,提升了通用性。
图3接收单元组成框图Fig3Diagram of receiving uni t4平台验证为对自定义LVDS高速接口协议进行验证,将该协议在Vivado2015.3上进行综合、布局布线并生成bit文件,将bit文件在本文1.2节所述平台上运行,通过chipscope抓取发射接收时序,结果如图4所示。
图4发送接收时序图Fig4Transmission sequence dia gram 从图4中可以看出,发端用户数据添加K码后生成了K脉冲及K码数据,经过8B/10B编码后形成10bit 编码数据;收端data_align信号拉高,且(下转第115页)100Science&Technology Vision 科技视界1、大头样板;2、小头样板;3、高度块图2280连杆样板示意图:图3装配流程图型工装夹具的装配调试,部分形钳工操作来进行调整,这是建立项技能的基础上的。
大型夹具类性,以上流程图可以作为可以共用这种方法装配过3种类似的用单位的要求,保证了工装夹具【参考文献】工技师培训教材(M)机械工业出版社(上接第100页)正确的进行了解码、恢复了用户数据。
LVDS接口设计
LVDS接⼝设计1 LVDS概述LVDS（Low Voltage Differential Signaling）是⼀种⼩振幅差分信号技术，它使⽤⾮常低的幅度信号（100Mv~450mV）通过⼀对平⾏的PCB⾛线或平衡电缆传输数据。
在两条平⾏的差分信号线上流经的电流及电压振幅相反，噪声信号同时耦合到两条线上，⽽接受端只关⼼两信号的差值，于是噪声被抵消。
由于两条信号线周围的电磁场也相互抵消，故差分信号传输⽐单线信号传输电磁辐射⼩得多。
此外，该传输标准采⽤电流模式驱动输出，不会产⽣振铃和信号切换所带来的尖峰信号，具有良好的EMI特性。
由于LVDS差分信号技术降低了对噪声的关注，所以可以采⽤较低的信号电压幅度。
这个特性⾮常重要，它使提⾼数据传输率和降低功耗成为可能。
低驱动振幅意味着数据可更块地反转。
由于驱动器是恒流源模式，功耗⼏乎不会随频率⽽变化，⽽且单路的功耗⾮常低（LVDS25标准2mAx250mV=0.5mW）。
因此，采⽤这种技术后，只要保证⼀对平⾏传输线的长度⾜够⼀致，并在接受端提供良好的匹配端接阻抗技术，以减⼩反射信号的产⽣，就可以提供⾮常⾼的数据传输率。
⽬前，不⽤经⾏复杂和特殊的处理，提供840MHz的数据传输速率已经⾮常容易。
由于LVDS具有这些优良的特性，使得其应⽤越来越普及。
特别是在器件与器件之间以及器件与板级之间的⾼速串⾏数据通信中，已作为⾸选的标准。
⽬前，Xilinx FPGA的每个输⼊输出引脚都⽀持这种信号标准。
2 LVDS的使⽤LVDS的发送和接受通常为点到点结构，如下图所⽰：在芯⽚与芯⽚之间交换数据时，传统的应⽤是采⽤TTL,LVCMOS等单端接⼝标准，这种通信⽅式不仅易受⼲扰，⽽且数据传输率⽆法提⾼。
如果要提⾼带宽（数据传输速率），必须提供⾜够的数据通道。
这样，不仅提⾼了系统成本，⽽且需要处理复杂和棘⼿的数据同步问题。
然⽽，如果采⽤LVDS标准，可有效地解决这些问题。
实现的⽅法是，利⽤可编程逻辑器件的特性，将寄存器的数据输出经过串化处理，并由LVDS接⼝输出，在接受端再将数据利⽤解串流程恢复，如下图所⽰：采⽤上述⽅法处理后，将原有的32条数据线变成了4对差分输出线，并可达到或超过单端输出的带宽，且更容易实现，功率更低。
一种基于LVDS的高速串行数据传输系统设计
一种基于LVDS的高速串行数据传输系统设计一种基于LVDS的高速串行数据传输系统设计引言在某型雷达信号处理系统中，要求由上位机(普通PC)实时监控雷达系统状态并采集信号处理机的关键变量，这就要求在处理机与上位机之间建立实时可靠的连接。
同时，上位机也能对信号处理板进行控制，完成诸如处理机复位、DSP程序动态加载等功能。
实验中，处理机和上位机之间的数据传输距离不小于8m。
在这种前提下，计算机上现有的串口、并口显然不能满足要求，而USB2．0接口工作在高速模式时传输距离只有3m，其它诸如以太网传输的实时性难于满足要求，光纤通道传输的构建成本又太高。
基于此，本文提出了一种采用LVDSLVDS高速串行总线技术的传输方案。
数据传输系统方案由于系统要求传输距离大于8m，需采用平衡电缆。
对于两端LVDS接口，可以采用ASIC和FPGA两种方式实现。
由于Xilinx公司生产的Virtex-II系列FPGA直接支持LVDS电平标准，本系统采用XC2V250实现，这不仅省去了专用LVDS电平转换芯片，节省了成本，而且可以将系统中其它控制逻辑集成在单个FPGA芯片内，从而降低了PCB设计的难度，提高了系统的集成度和可靠性。
另外，收发接口逻辑采用FPGA，可以在使用过程中根据需要重新配置传输方向，以动态地改变收发通道的数目，大大增强了系统的可重构能力。
整个数据传输系统框图。
由于数据传输是双向的，信号处理板和PCI板都有并／串转换发送模块和串／并转换接收模块(均在FPGA内实现)，两块板卡通过平衡电缆连接。
此外，在信号处理板上，DSP处理机通过外部总线向FPGA发送缓存区内写入数据，FPGA通过DSP的主机口完成与DSP存储空间的数据交换。
在PCI板上，FPGA通过PCI控制器和主机进行数据交换。
系统工作原理可表述如下：DSP 处理机将处理结果通过外部总线输出到FPGA缓冲存储器内，在FPGA内完成数据的并／串转换，并通过LVDS串行接口发送出去。
高速LVDS接口电路设计
收稿日期:2009-11 作者简介:范丹(1985—),男,硕士研究生,研究方向为光电对抗与信息处理。
高速LVDS 接口电路设计范 丹1,何永强1,方晋贤2(1.军械工程学院,河北石家庄050003;2.广州军区76321部队,广东广州510500) 摘要:随着数字电路数据量的提高,数据的传输速率也越来越快,LVDS (低压差分信号)标准越来越多的应用在FPG A 和ASI C 器件中。
文章对LVDS 信号的特点进行了分析,说明了PC B 设计中差分走线的注意事项并结合实际应用设计了一块LVDS 接口板。
关键词:LVDS;PC B 设计;接口;阻抗匹配中图分类号:T N41 文献标识码:A 文章编号:1006-2394(2010)04-0007-02D esi gn of L V D S I n terface C i rcu itF AN Dan 1,HE Yong 2qiang 1,F ANG J in 2xian2(1.O rdnance Engineering College,Shijiazhuang 050003,China;2.Guangzhou M ilitary Regi on,Unit 76321,Guangzhou 510500,China )Abstract:A l ong with the rap id devel opment of digital circuit technol ogy,higher data trans m issi on rate is required .A s a result,more and more LVDS (Low 2Voltage D ifferential Signaling )standards are used in digital devices .The char 2acteristic of LVDS is analyzed .The attenti ons on PCB design with LVDS are exp lained .And then a LVDS interface board is made .Key words:LVDS (l ow 2v oltage differential signaling );PCB design;interface;i m pedance matching0 引言随着电子信息技术的进步,对数据传输速率的要求也越来越高。
基于LVDS的高速数据传输装置的设计
低和辐射低等特点 ， 使得 Ｌ Ｄ 在对信号完整性 、 ＶＳ 低
抖动 、 数据 传输 率高 及 共 模特 性 要 求 较 高 的 系统 中
得到 了广泛 的应 用 。
伟 （９ ６ ）， ， １８ 一 男 山两 忻州人 ， 士研 究生 ， 究 硕 研
方 向 ： 技 术 及 自动 监 测 仪 器 。 总线
备将 数据 记 录设 备 中 的数 据 回读 ， 以便 对 数 据 分 析
和处理。发射参 数的存储及事 后分析对航 天器 的
研制及 改进 有 着 极 其 重 要 的 意 义 。 因此 采 用 新 的
接 口技 术 解 决 数 据 高 速传 输 这 一 瓶 颈 问题 显 得 日 益重要 ，Ｖ Ｓ这 种 高 速 低 功耗 接 口标 准 为解 决 这 ＬＤ
电流实 际上全 部 流过 １０ ｎ 的匹 配 电阻 ， 是在 接 ０ 于
问题 提供 可能 … 。 目前 Ｌ Ｄ Ｖ Ｓ技 术 已经 在通 信 技
术 中得 到 普及 ， 文 给 出 了一 种 基 于 Ｌ Ｄ 本 Ｖ Ｓ的高 速
数 据传 输装 置 的设 计 方案 ， 对装 置 的功 能 和 特 点 并
试会 存储 大量 的数 据 ， 要 实 时地 通 过地 面测 试 设 需
分信号技术实现互操作 ， 其信号可 以在印制 电路板
差分线 对 上或是 平衡 电缆 上传输 。 ＬＤ Ｖ Ｓ采 用 低 电流 驱 动模 式 ， 典 型 应 用 的 条 在 件 下为 单工 传 输 方 式 ， 主要 有 发 送 器 ， 连器 和 接 互 收器 三部 分 组 成 。 发 送 器 和 接 收 器 主要 完 成 数 字
⑥
２ １ ＳｉＴ ｃ． ｎｒ ０ ２ ｃ ｅｈ Ｅ ｇｇ ． ．
LVDS原理及设计指南
LVDS原理及设计指南LVDS全称为Low Voltage Differential Signaling，即低压差分信号传输技术，它是一种高速、低功耗的数字信号传输技术，广泛用于各种数字通信和数据传输系统中。
LVDS通过传输差分信号来实现高速、可靠的数据传输，具有抗干扰性强、抗噪声能力好等优点，因此在现代电子设备中得到了广泛应用。
LVDS的工作原理主要是利用差分信号传输来传输数据。
差分信号是指由两个信号线构成的信号对，在信号线上分别传输正向和反向的信号，两个信号之间的电压差被接收端检测和解码，从而实现数据传输。
LVDS的发送端会对输入的数字信号进行编码，生成差分信号，并通过差分传输线传输到接收端，接收端再对差分信号进行解码还原成数字信号。
LVDS的设计主要包括发送端和接收端两个部分。
在发送端，需要对输入的数字信号进行编码，生成差分信号。
一般采用的编码方式包括常见的3态编码和4态编码，通过控制电压的变化来实现数据的传输。
发送端的差分信号经过一定的调整和驱动电路之后，通过传输线传输到接收端。
在接收端，需要对接收到的差分信号进行解码，将其还原成数字信号。
接收端会对差分信号进行增益放大和滤波处理，然后通过解码电路将其转换成数字信号。
接收端还会对接收到的信号进行校验和误码纠正，以确保数据传输的可靠性和稳定性。
在LVDS的设计中，需要考虑以下几个方面：1.差分传输线的设计：差分信号传输需要一对信号线，信号线要保持相同长度，阻抗匹配，以确保信号的高速传输和抗干扰能力。
2.发送端和接收端的电路设计：发送端需要设计合适的驱动电路和编码电路，以确保差分信号的稳定输出；接收端需要设计合适的放大电路和解码电路，以确保差分信号的准确解码和数据还原。
3.时序和信号完整性设计：在设计LVDS系统时需要考虑时序和信号完整性，确保信号的传输速度和数据的准确性。
4.抗干扰设计：LVDS的差分信号传输具有较好的抗干扰能力，但在实际应用中可能会受到外部干扰的影响，因此需要设计合适的抗干扰措施，如屏蔽、滤波等。
Nios_下的Lvds高速串行接口IP设计与实现
2010年 第10期仪表技术与传感器Instru m ent T echni queand Senso r 2010 N o 10基金项目:国家自然科学重大基金项目(10890095);东莞市2006年科技计划项目(第2批序号11)收稿日期:2010-03-18 收修改稿日期:2010-05-22N ios-II 下的Lvds 高速串行接口I P 设计与实现胡 胜,宋 跃,雷瑞庭,李 君(东莞理工学院,广东东莞 523808)摘要:介绍了N i os-II 处理器的外设I P 的设计方法,详细介绍了一种可用于多片FPGA 板间通信的自定义高速串行接口IP 的设计,该IP 采用主、从结构,使用L vds 接口进行底层串行数据的高速传输,同时给出了相关的驱动程序的编写方法。
实验表明,该IP 可被无缝整合到各种形式的SOPC 嵌入式系统中。
关键词:N ios-II ;IP 设计;串行数据接口;L vds ;FPGA /S O PC ;V er il og中图分类号:T P274 文献标识码:A 文章编号:1002-1841(2010)10-0054-03IP Desi gn and R ealization of L vdsH igh speed Serial Interface Based on N i os -IIHU Sheng ,SONG Y ue ,LEI Ru i ti ng ,L I J un(Dongguan Un i versity of Techno l ogy ,Dongguan 523808,Ch ina)Ab stract :T he desi gn me t hod o f the per i phera l IP based on N i os-II processo r w as i ntroduced .IP desi gn of h i gh speed ser i a l i nter f ace i n m aster slave structure was i ntroduced in deta i,l wh ich cou l d be used i n co mm un i ca tion i n mo re pieces of FPGA board ,i n wh i ch Lvds i n terface w as used for high speed se rial da ta trans m i ssi on i n bo ttom lay er .The dri v er s w riti ng m ethod was also g i v en .Expe ri m en ts showed tha t th i s IP cou l d be sea m l essl y i n teg ra ted i nto var i ous for m s o f the SOPC embedded syste m s .K ey w ords :N i os-II ;IP des i gn ;se rial data connec tion ;L vds ;FPGA /S O PC ;V er il og 0 引言随着电子技术的发展,各种电子系统集成度和复杂程度越来越高,往往需要实现多块子系统板之间的互连和数据交换。
基于LVDS的并行高速AD接口逻辑设计与实现
基于LVDS的并行高速AD接口逻辑设计与实现作者：饶嘉成黄明汪弈舟杨富华马栋梁来源：《工业技术创新》2020年第04期摘 ; 要：随着高速AD在电子测量、宽带通信等领域的广泛应用，FPGA与高速AD的接口设计成为关键和难点，其性能影响应用功能的实现。
基于FPGA驱动，实现了LVDS并行ADC配置方案以及时钟数据的时序同步;采用Xilinx XC7A200T芯片和HMCAD1520 AD芯片，实现了250 Msps×14 Bit×2通道的采集设计。
逻辑仿真结果验证了设计的合理性，实际板卡测试正确。
该系统接口逻辑简单，通用扩展性强，可为并行LVDS驱动高速AD数据采集设计提供有效可行的参考。
关键词：高速AD;数据时钟同步;LVDS;FPGA;数据采集中图分类号：TP311 ; ;文献标识码：A ; ;文章编号：2095-8412 （2020） 04-058-05工业技术创新 URL： http：// ; ;DOI： 10.14103/j.issn.2095-8412.2020.04.011引言随着数字化、网络化、智能化技术的发展，采集技术的准确性和高效性越来越成为信息真实性的保障。
当前数据采集系统在科学研究、工业信息化系统、网络技术等领域得到了广泛应用，对AD转换高精度和实时性提出的要求也越来越高。
伴随着FPGA技术的不断发展，基于FPGA的器件在频率、速度、效率和逻辑控制能力方面开始具有其他器件无法比拟的优点[1]。
为了获得更高的采样精度、速率和带宽，选择FPGA 来驱动高速AD板卡成为主流，其更有利于数据前端处理及后续的高速数字信号处理。
本文首先介绍一款典型的用于模数转换芯片（ADC）初始化、功能参数配置的LVDS输出模式，实现了上电SPI接口自动配置;其次通过发送时序信号验证配置结果;最后用Chipscope 抓取在线数据，验证IDDR接收数据正确性。
通过FPGA内部的逻辑块和自带原语调节数据时钟相位使其符合同步及数据最优提取时序关系，输入测试信号，采集观察波形和频率，进行同步验证。
党华-基于LVDS的高速串行通信接口芯片设计-54
党华1、个人介绍1977年4月生于天津市，1995年9月进入北京理工大学电子工程系微电子学与固体电子学专业学习，1999年9学毕业，获得工学学士学位；同年留校工作，2001年9月进入北京理工大学电子工程系通讯技术研究所攻读硕士学位，2004年3月毕业，获得工学硕士学位；并进入北京理工大学信息与电子学院微电子所工作至今。
一直从事无线通信、超大规模集成电路研究工作，讲授本科生课程《VHDL硬件描述语言》和研究生课程《VLSI设计》。
以第一作者发表学术论文3篇，全部被EI收录。
2、题目：基于LVDS的高速串行通信接口芯片设计3、题目内容LVDS是一种电流模形式的低压差分数据传输标准，克服了以TTL 电平方式传输宽带高码率数据时功耗大、EMI电磁干扰大等缺点。
LVDS输出接口利用非常低的电压摆幅（约350mV）在两条PCB走线或一对平衡电缆上通过差分信号进行数据的传输，即低压差分信号传输。
采用LVDS输出接口，可以使得信号在差分PCB线或平衡电缆上以几百兆比特每秒的速率传输，由于采用低压和低电流驱动方式，因此，实现了低噪声和低功耗。
串行传输方式是指使用一条数据传输通道(另外需要地线,可能还需要控制线)，数据在一根数据信号线上一位一位地进行传，此信号即为串行信号。
并行传输方式是指多位数据通过多条传输通道同时传输。
串行传输方式更能适应高速数据传输的要求，因此高速通讯芯片采用此种方式。
LVDS发射器原理图如图1所示，数字处理器产生的信号经过并串转换电路，发送给LVDS驱动器，PLL为并串转换电路提供时钟信号，频率为并串转换器输出数据速率的1/2。
图1 LVDS发送端口LVDS 接收器原理图如图2所示，LVDS接收器接收LVDS驱动器发来的信号，并传给时钟和数据恢复电路（CDR），CDR由PLL提供频率为1/2数据传输速率的时钟，CDR将串行数据和恢复的时钟传送给串并转换电路，串并转换电路将数据转换为并行数据后传送给数字处理器。
基于LVDS总线的高速长距数据传输的设计
基于LVDS总线的高速长距数据传输的设计1 引言随着接入通信设备的广泛应用，数据传输速率急剧增加。
采用低电压差分信号LVDS(Low-Voltage Differential Signalings)技术的设备电路系统可使传输速度每秒高达数百Mb。
但LVDS 只能满足短距离的数据高速传输，而不支持长距离传输。
目前许多设备都要求具有长距离传输数据能力，以确保百米以上的电缆传输数据。
自适应均衡器能够自动补偿信号损耗，使电缆传输的串行数字信号能够重新恢复其原有性能。
利用这一特点，并采用高速串行数字接口SDI(Serial Digital In―terface)自适应电缆均衡器及电缆驱动器构建系统，可扩大LVDS 技术的数据传输范围，实现高速长距离数据传输。
因此，这里给出采用DS92LVl023 型LVDS 器件，CLC006 型高速驱动器以及CLC014 型自适应均衡器构建的系统设计，该系统能够实现导弹飞行前实时检测的数据传输。
2 总体设计方案该系统设计要求在100Mb／s 速度下传输数据，其传输距离为300 m，因此，该系统设计主要解决延长传输距离和速度匹配问题。
图1 为系统设计原理框图。
其中，DS92LVl023 和DS92LVl224 型LVDS 器件，分别称为串行器和解串器。
串行器是一种将并行数据转成串行数据的器件，而解串器则是将串行数据转成并行数据的器件。
CLC006 和CLC014 分别是高速驱动器和自适应均衡器，高速驱动器可驱动同轴线传输更长距离，经电缆长距离传输的信号会出现衰减，自适应均衡器则用于均衡器电缆传输的信号。
3 硬件电路设计该系统设计中，计算机与USB 模块通过USB 电缆连接，计算机向USB 模块发送读数命令，启动DS92LVl224 命令及其他操作命令，USB 模块再将控制命令传给FPGA 模块，FP-GA 直接控制LVDS 器件工作。
由于USB 模块向计算机传输数据的速度最高可达140 Mb／s，因此。
基于VLSI的高速LVDS接口设计
26卷 第11期2009年11月微电子学与计算机M ICROEL ECTRON ICS &COMPU TERVol.26 No.11November 2009收稿日期:2008-11-24基于VL SI 的高速L VDS 接口设计赵耀华,陆铁军,王宗民(北京微电子技术研究所,北京100076)摘 要:LVDS 接口电路是高速数据转换芯片重要模块之一,通常采用的LVDS 接口电路设计方法存在着设计成果不能重复利用的弊端.而且目前已经提出的接口电路结构也不方便电路的可重配置.为了更好地在不同系统中重复利用已经设计好的单元,提出一种通用的且大部分参数可调节的LVDS 接口电路.接收电路和驱动电路的设计和仿真都是基于TSMC 的0.25μmCOMS 工艺库,且能封装成模拟IP 模块以便于在各种大型电路系统(如:DAC 、ADC )的设计过程的直接调用.仿真结果表明该电路能够工作在500MHz 时钟频率下而且满足IEEE 1596.3接口标准.关键词:LVDS 接口;可重配置设计;高速DAC 设计中图分类号:TN47 文献标识码:A 文章编号:1000-7180(2009)11-0078-04High 2Speed L V DS R eceiver and Driver Designed for V LSIZHAO Yao 2hua ,L U Tie 2jun ,WAN G Z ong 2min(Beijing Microelectronics Technology Institute ,Beijing 100076,China )Abstract :LVDS interface circuits have become an important part of high 2speed data 2conversion ICs.The common design of the LVDS interface circuits has the disadvantage that the design can not be reused.The previously reported LVDS cir 2cuit architecture is not suitable for reconfiguration.For the purpose of reusing the same design in different system ,a uni 2versal LVDS interface circuit is presented here and the most of the parameters are variable.Both receiver and driver aredesigned in 0.25μm standard CMOS technology and can be packed as analog IP and embedded in many kinds of systems such as ADC DAC etc.The results show that circuits can be operated up to 500MHz and fully compatible with the IEEE 1596.3standard.K ey w ords :LVDS interface ;reconfigurable design ;high 2speed DAC design1 引言随着CMOS 工艺的发展,使得芯片内部的工作频率越来越高,因此如何实现数据在芯片与芯片之间的高速数据传输成为高速数据处理芯片发展必须解决的问题.LVDS 接口的出现提供了一个用于芯片与芯片之间点对点数据高速传输的解决方案[122].低电压差分信号(LVDS )传输允许每个信道以极高频率工作从而达到很高的数据传输速率,与此同时在功耗、抗干扰性等方面LVDS 也有着其他接口所没有的优势.与一线接口模式所不同的是,LVDS 采用的双线低压互补传输信号(见图1),通过一个驱动器和接收器就能高速地在两个芯片之间进行数据传输.这样能够降低功耗和增强抗干扰能力,同时对其他模块的影响也要小.正是因为上述优点使得LVDS 的应用越来越广泛.文献[3]中提出一种用于ADC 中的低功耗LVDS 驱动器,但是其复杂性不适合集成到其他的系统中.文中提出便于集成到DAC 或ADC 等系统中的LVDS 接收器和驱动器.与文献[4]中所提出的驱动器相对比,在参数调节方面更加灵活,而且应用低功耗模式.这样就形成了完整的用于芯片之间的高速数据传输的解决方案.图1 LVDS 接口结构原理图2 LVDS 接收电路的实现接收电路主要的功能是接收LVDS 信号并将低摆幅(350mV )的差分信号转换成标准的CMOS 信号提供给后级电路.文献[5]中提出了一种用于平板显示器(FPD )的接收电路,由于平板显示对时序的严格要求,该接收电路中包含了复杂的用于满足时序要求的子电路,比如PLL 、VCO 等.文献[6]中提出了更加简单的接收电路,通过利用套筒式放大器来对输入的差分信号进行复原,但是这种电路对电源电压的要求较高,不能应用在低压电路中.考虑到后端版图的设计和集成,文中将接收电路分成两个级(见图2).第一级为预处理模块,第二级为信号转换模块,考虑到LVDS 接口应用往往是多个通道,比如14位DAC 则需要14路的接收器,通过多级设计,可以将第一级布局在芯片的外围的管脚附近,而多个第二级则集中布局在芯片的内部,从而达到降低系统失调和减少梯度误差的目的.图2 LVDS 接收器结构示意图第一级的电路如图3所示.该部分的作用是提供ESD 保护和实现输入电阻调节,通过对控制信号CR T 1,CR T 2,CR T 3的选通和关断来确定接入电路的电阻,从而使输入级在不同的电流源驱动情况下为下一级提供一个合适的偏置电压,这样能够提高该电路的应用场合.第二级如图4所示,该模块主要完成将低压差分信号转换成CMOS 信号.该模块主要是由两级比较器组成.比较器的工作可以分成复位和产生两个阶段.复位阶段比较器清除原来的状态,为比较微小信号做好准备.信号的恢复和输出是在比较器的产生阶段.CR T 控制着比较器的复位,M1,M2,M3,M4组成第一级比较器,M11,M12,M13,M14组成图3 接收器第一级电路结构了第二级比较器,为了能提升比较器的工作频率,在第二级的比较器加入正反馈管M9,M10.因此在设计该部分电路时,为了保持高匹配性,比较器的输入管M1,M2,M13,M14尺寸要选得足够大,而且在版图设计时要充分利用对称性来消除梯度误差.控制管M5,M6,M15尺寸的选择则要小得多,偏置管M7,M8和正反馈管M9,M10的尺寸选择要注意以确保电路能够正常工作且不产生自激.图4 接收器第二级电路结构3 LVDS 驱动电路的实现LVDS 驱动电路的主要作用是完成从CMOS 信号到LVDS 信号的转换.图5给出一种典型的LVDS驱动器.根据LVDS 信号标准,差分信号的共模电平为1.25V.如图5所示V cm 确定了输出差分信号的共97 第11期赵耀华,等:基于VL SI 的高速LVDS 接口设计图5 典型的LVDS 驱动电路结构模电平.I b 和电阻值确定了差分信号的摆幅.CMOS信号V in +和V in -(V in +的互补信号)通过控制电流I b 的流向从而转化成相应的LVDS 信号.文献[7]提出一种能够用于低压的LVDS 驱动器,但不易通过参数调节应用到其他系统中.文中驱动电路如图6所示,按功能可将其分成三个模块.一为转换模块,通过利用典型的转换电路进行电平转换.二为共模电平调节和产生模块,通过利用差分放大器及负反馈确保了V bais 2为输出的共模电平.三为功耗调节模块,通过控制信号CR T-1能够将模块一和模块二全部关断,从而达到降低功耗的目的.通过上述结构能让该模块参数容易调节且可重配置性好.在进行该部分电路设计的时候,补偿电容C c 的大小应该仔细计算和仿真.M21和M23组成AB 类输出级,这样的输出级在对电源电压有一定的要求.要是应用在低压的场合,可以对输出级进行适当的修改.电路的关键管如M1,M2,M4,M5,M20,M21,M22,M23的宽长比在设计时可以取得相对大一些.图6 LVDS 驱动器电路结构图 图7给出LVDS 接收器和驱动器版图在芯片内的布局,其中接收器的第一级和驱动器的版图放置在靠近管脚的位置,而每一个接收器的第二级都集中布局在版图的中间以抵消误差.4 电路仿真结果上述的接收器和驱动器的设计和仿真都是基于TSMC 3.3V/2.5V 0.25μm CMOS 工艺,所有仿真结果都是由仿真工具SPECTRE 在温度为27℃的条件下给出.图8给出当输入信号为标准的LVDS 差分信号时LVDS 接收器的输出波形.图8(a )为传输速率500Mb/s时输入信号的上升沿和下降沿皆图7 LVDS 模块应用版图布局结构图8微电子学与计算机2009年图8 接收器在不同传输速率下的波形为0.2ns 时接收器的输出波形.图8(b )为传输速率1Gb/s 时输入信号的上升沿和下降沿皆为0.1ns 时接收器的输出波形.图9给出了驱动电路在3.3V 电源电压输出LVDS 信号的眼图.图9(a )给出信号传输速率在500Mb/s 时的眼图,图9(b )给出了信号传输速率在1Gb/s 时的眼图.两者输入皆为上升沿和下降沿0.2ns 的标准CMOS 信号.从图中可以看出输出信号的共模电压为1.2V 、摆幅为350mV.图9 驱动器在不同速率下产生的波形5 结束语文中提出一种新的完整的LVDS 接口电路.针对目前LVDS 接口电路在设计方面存在的缺陷和不足,重点放在电路的可重配置性和可重复利用性上.电路的性能通过仿真完全满足IEEE 1596.3标准.通过控制开关对电路参数的调节可以使电路在不同的环境下工作.这样在大的电子系统如DAC 或者ADC 的设计过程中就可以只须做少数的修改直接调用该模块,从而减少一些重复的设计工作,加快设计过程.该电路已经应用在一款高速DAC 的设计中.参考文献:[1]IEEE Standard for Low 2voltage differential signals (LVDS )for scalable coherent interface[S].IEEE press ,1996.[2]ANSI/TIA/EIA Standard.TIA/EIA 2644,Electrical char 2acteristics of low 2voltage differential 2signaling interface cir 2cuits[S].National Semiconductor Corp.,1996.[3]Qin Tang ,Qin Y in ,Jian 2hui Wu.Low power LVDS driv 2er used in ADC systems[C ]//8th Intemational conference on S olid -state and integrated circuit technology proceed 2ings.Shanghai :IEEE press ,2006:1664-1666.[4]K oh Chin Y eong ,Ma Fan Yung ,K oh Tee Peng ,et al.1.2Gbps LVDS interface [C ]//IEEE International Sympo 2sium on Integrated Circuits.Rio de Janeiro :IEEE press ,2007:328-385.[5]Kwan -Woo Y oo ,Jeong Beom K im.Design of a high -speed LVDS I/O interface using telescopic amplifier [C ]//20068th Integrated Circuit on S olid -State and Integrated Circuit Technology Proceedings.Shanghai :IEEE press ,2006:1987-1989[6]Mingdeng Chen ,Jose Silva -Martinez ,Michael Nix ,etal.Low -voltage low -power LVDS drivers [J ].IEEE S olid -State Circuits ,2005,40(2):115-119.[7]张家川,刘伯安.高速多电平LVDS 收发器设计[J ].微电子学与计算机,2007,24(4):69-75.作者简介:赵耀华 男,(1986-),硕士研究生.研究方向为高速高精度DAC 转换器.18 第11期赵耀华,等:基于VL SI 的高速LVDS 接口设计。
基于LVDS的并行高速AD接口逻辑设计与实现
饶嘉成，黄明，汪弈舟，杨富华，马栋梁（北方工业大学，北京 100144）引言随着数字化、网络化、智能化技术的发展，采集技术的准确性和高效性越来越成为信息真实性的保障。
当前数据采集系统在科学研究、工业信息化系统、网络技术等领域得到了广泛应用，对A D转换高精度和实时性提出的要求也越来越高。
伴随着F P G A技术的不断发展，基于F P G A 的器件在频率、速度、效率和逻辑控制能力方面开始具有其他器件无法比拟的优点[1]。
为了获得更高的采样精度、速率和带宽，选择FPGA来驱动高速A D板卡成为主流，其更有利于数据前端处理及后续的高速数字信号处理。
本文首先介绍一款典型的用于模数转换芯片（ADC）初始化、功能参数配置的LVDS输出模式，实现了上电SPI接口自动配置；其次通过发送时序信号验证配置结果；最后用Chipscope抓取在线数据，验证IDD R接收数据正确性。
通过FPGA内部的逻辑块和自带原语调节数据时钟相位使其符合同步及数据最优提取时序关系，输入测试信号，采集观察波形和频率，进行同步验证。
1 系统方案设计本文实现的数据采集以X i l i n x X C7A200T 为主要的逻辑控制芯片，采用自顶向下的设计方法，通过F P G A对A D C H M C A D1520实现了配置控制，并实现了时钟和数据同步，完成了高速、高精度、高稳定性的数据采集。
系统硬件工作原理：以经过调理电路的模拟信号作为输入，X i l i n x X C7A200T芯片完成对信号的模数转换，并将转化后的数字信号输出到FPGA，FPGA可进行后续信号处理操作。
X i l i n x X C7A200T芯片拥有内部寄存器，用于功能参数配置，例如输入通道数、有效输入通道，以及输出的数据格式和位数等。
本文在F P G A设计中实现了S P I接口的自动配置模块，根据数据采样需求对H M C A D1520芯片进行正确的初始化配置。
基于PXI的LVDS高速通信板卡设计
㊀２０２０年㊀第５期仪表技术与传感器Ｉｎｓｔｒｕｍｅｎｔ㊀Ｔｅｃｈｎｉｑｕｅ㊀ａｎｄ㊀Ｓｅｎｓｏｒ２０２０㊀Ｎｏ．５㊀收稿日期：２０１９－０４－０８基于ＰＸＩ的ＬＶＤＳ高速通信板卡设计白宏义，李锦明，郭㊀淳（中北大学电子测试国家重点实验室，山西太原㊀０３００５１）㊀㊀摘要：针对采集系统与计算机的高速数据传输问题，设计了基于ＰＸＩ接口的通信板卡㊂板卡以ＦＰＧＡ为控制核心，控制ＬＶＤＳ进行数据采集，将数据通过ＰＸＩ接口发送给计算机，通过ＷＤＭ驱动结构完成ＰＸＩ总线连接到计算机的软件接口，并编写上位机程序对板卡进行测速㊂不同于传统数据采集卡，没有采用专用的ＰＣＩ芯片，单独以ＦＰＧＡ来实现ＰＸＩ接口㊂测试证明，设计的通信板卡可以实现高速数据采集功能，速度可达１０７ＭＢ／ｓ，在节约成本的同时加快了ＰＸＩ板卡的开发周期㊂关键词：ＰＸＩ接口；ＬＶＤＳ；ＦＰＧＡ；数据采集卡；ＷＤＭ驱动；ＰＣＩ芯片中图分类号：ＴＮ７１０㊀㊀㊀文献标识码：Ａ㊀㊀㊀文章编号：１００２－１８４１（２０２０）０５－００３３－０４ＤｅｓｉｇｎｏｆＬＶＤＳＨｉｇｈＳｐｅｅｄＣｏｍｍｕｎｉｃａｔｉｏｎＢｏａｒｄＢａｓｅｄｏｎＰＸＩＢＡＩＨｏｎｇ⁃ｙｉ，ＬＩＪｉｎ⁃ｍｉｎｇ，ＧＵＯＣｈｕｎ（ＳｔａｔｅｋｅｙＬａｂｏｒａｔｏｒｙｏｆＥｌｅｃｔｒｏｎｉｃＴｅｓｔｉｎｇ，ＮｏｒｔｈＵｎｉｖｅｒｓｉｔｙｏｆＣｈｉｎａ，Ｔａｉｙｕａｎ０３００５１，Ｃｈｉｎａ）Ａｂｓｒｔａｃｔ：ＡｃｏｍｍｕｎｉｃａｔｉｏｎｂｏａｒｄｂａｓｅｄｏｎＰＸＩｉｎｔｅｒｆａｃｅｗａｓｄｅｓｉｇｎｅｄｔｏｓｏｌｖｅｔｈｅｐｒｏｂｌｅｍｏｆｈｉｇｈ⁃ｓｐｅｅｄｄａｔａｔｒａｎｓｍｉｓｓｉｏｎｂｅｔｗｅｅｎａｃｑｕｉｓｉｔｉｏｎｓｙｓｔｅｍａｎｄｃｏｍｐｕｔｅｒ．ＴｈｅｂｏａｒｄｔｏｏｋＦＰＧＡａｓｔｈｅｃｏｎｔｒｏｌｃｏｒｅ，ｃｏｎｔｒｏｌｌｅｄＬＶＤＳｆｏｒｄａｔａｃｏｌｌｅｃｔｉｏｎ，ｓｅｎｔｄａｔａｔｏｔｈｅｃｏｍｐｕｔｅｒｔｈｒｏｕｇｈＰＸＩｉｎｔｅｒｆａｃｅ，ｃｏｍｐｌｅｔｅｄｔｈｅｓｏｆｔｗａｒｅｉｎｔｅｒｆａｃｅｃｏｎｎｅｃｔｉｎｇＰＸＩｂｕｓｔｏｔｈｅｃｏｍｐｕｔｅｒｔｈｒｏｕｇｈＷＤＭｄｒｉｖｅｒｓｔｒｕｃｔｕｒｅ，ａｎｄｗｒｏｔｅｔｈｅｕｐｐｅｒｃｏｍｐｕｔｅｒｐｒｏｇｒａｍｔｏｍｅａｓｕｒｅｔｈｅｂｏａｒｄｓｐｅｅｄ．Ｄｉｆｆｅｒｅｎｔｆｒｏｍｔｈｅｔｒａｄｉｔｉｏｎａｌｄａｔａａｃｑｕｉｓｉｔｉｏｎｃａｒｄ，ＰＸＩｉｎｔｅｒｆａｃｅｗａｓｉｍｐｌｅｍｅｎｔｅｄｂｙＦＰＧＡｉｎｓｔｅａｄｏｆｓｐｅｃｉａｌＰＣＩｃｈｉｐ．Ｔｈｅｔｅｓｔｐｒｏｖｅｓｔｈａｔｔｈｅｈｉｇｈ⁃ｓｐｅｅｄｄａｔａａｃｑｕｉｓｉｔｉｏｎｆｕｎｃｔｉｏｎｃａｎｂｅｒｅａｌｉｚｅｄｗｉｔｈｔｈｅｓｐｅｅｄｕｐｔｏ１０７ＭＢ／ｓ，ｗｈｉｃｈｎｏｔｏｎｌｙｓａｖｅｓｔｈｅｃｏｓｔｂｕｔａｌｓｏｓｐｅｅｄｓｕｐｔｈｅｄｅｖｅｌｏｐｍｅｎｔｃｙｃｌｅｏｆＰＸＩｂｏａｒｄｃａｒｄ．Ｋｅｙｗｏｒｄｓ：ＰＸＩｂｕｓ；ＬＶＤＳ；ＦＰＧＡ；ｄａｔａａｃｑｕｉｓｉｔｉｏｎｃａｒｄ；ＷＤＭｄｒｉｖｅｒ；ＰＣＩｃｈｉｐ０㊀引言随着电子技术发展，在基于计算机控制的采集系统中，建立采集设备和计算机高速有效的数据传输通道成为至关重要的一环㊂在采集大容量㊁高带宽的数据时，ＰＸＩ接口速度可以达到１３２ＭＢ／ｓ，数据位能够扩展到６４位，有着较大的优点［１－２］㊂当前，开发ＰＸＩ总线接口主要使用专用ＰＣＩ接口芯片ＰＣＩ９０５４和ＰＣＩ９０５２［３－４］，成本较高，开发周期较长㊂因此，提出单独采用ＦＰＧＡ实现ＰＸＩ协议，能够降低成本，加快开发周期，具有一定的工程应用价值㊂１㊀系统总体设计板卡主要作用是接收采集设备发来的２路高速ＬＶＤＳ接口，通过ＦＩＦＯ对数据进行缓存，然后将数据通过ＰＸＩ接口发送给计算机，上位机对数据进行实时监测㊂实现ＰＸＩ接口包括３部分，ＰＸＩ协议ＶＨＤＬ实现模块，ＷＤＭ驱动，ＰＸＩ接口电路㊂系统的总体设计如图１所示㊂图１㊀总体设计框图２㊀系统硬件电路设计２．１㊀ＬＶＤＳ接口电路ＬＶＤＳ电路采用的是ＤＳ９２ＬＶ１０２３和ＤＳ９２ＬＶ１２２４芯片，能够产生低压差分信号，ＤＳ９２ＬＶ１０２３内部有１０位并行总线，能够实时将１０位并行数据转成内部包含时钟的高速串行数据，ＤＳ９２ＬＶ１２２４可以将内部包含时钟的高速串行数据转成并行数据，将内部的时钟信号剥离出来，进行时钟重建㊂同时，ＦＰＧＡ作为主控芯片，可以实时完成ＴＣＬＫ和ＲＣＬＫ的同步，从而保证了大容量数据高速稳定传输［５－６］㊂如图２和图３所示是两组芯片硬件电路设计㊂㊀㊀㊀㊀㊀３４㊀ＩｎｓｔｒｕｍｅｎｔＴｅｃｈｎｉｑｕｅａｎｄＳｅｎｓｏｒＭａｙ．２０２０㊀图２㊀ＬＶＤＳ发送端电路设计图２．２㊀ＰＸＩ接口电路主控芯片ＦＰＧＡ采用ＥＰ２Ｃ３５Ｆ４８４Ｃ８，速度为－８，编译后系统速度可以达到１３３ＭＨｚ［７］㊂ＰＸＩ接口涉及到诸多信号，信号根据不同功能可以分为几种类型㊂ＰＸＩ接口作为一个功能模块，通过ＦＰＧＡ芯片的Ｉ／Ｏ管脚与ＰＸＩ接口信号组相连［８］，如图４所示㊂３㊀系统软件设计板卡以ｑｕａｒｔｕｓ软件为开发环境进行搭建和实现，总体逻辑设计图如图５所示，接收控制模块用来控制ＬＶＤＳ的时序，接收采集系统发来的数据㊂数据处理模块用来对数据进行编帧，串并转换等操作㊂ＰＸＩ协议ＶＨＤＬ实现模块用来实现ＰＸＩ协议和接口逻辑，并控制ＰＸＩ接口时序进行ＰＸＩ总线与ＦＰＧＡ进行数据交互㊂测试台发来数据，接收控制模块接收数据并将其放入４Ｋ的ＦＩＦＯ模块中；数据处理模块对收到数据加上帧头帧尾等标志㊂随后数据进入１６Ｋ的ＦＩＦＯ模块，根据ｆｕｌｌ２信号判断ＦＩＦＯ模块的数据量，如果达到标定的数据量，控制ＰＸＩ总线对数据进行读写操作㊂图３㊀ＬＶＤＳ接受端电路设计图图４㊀ＰＸＩ接口电路３．１㊀ＰＸＩ协议ＶＨＤＬ实现板卡设计的ＰＸＩ接口包含４个模块，如图６所示㊂３．１．１㊀配置空间设置该模块用来定义ＰＣＩ配置空间㊂配置空间共有１６个寄存器，即１６个双字空间，ＡＤ（５ʒ２）就对应这１６个地址㊂第１个地址的高１６位是板卡的设备ＩＤ图５㊀软件设计总体框图号：４２５８；第１个地址的低１６位是板卡的供应商ＩＤ号：１１００㊂ＰＣＩ配置空间有６个基址寄存器Ｂａｓｅ０－５，板卡主要用到两个基址寄存器㊂Ｂａｓｅ０寄存器：分配一段地址空间给ＦＰＧＡ的内存寄存器，用内存映射的形式访问ＦＰＧＡ的内存寄存器㊂㊀㊀㊀㊀㊀第５期白宏义等：基于ＰＸＩ的ＬＶＤＳ高速通信板卡设计３５㊀㊀图６㊀ＰＸＩ接口Ｂａｓｅ１寄存器：分配一段地址空间给ＦＰＧＡ的ＩＯ寄存器，用Ｉ／Ｏ的形式访问ＦＰＧＡ的ＩＯ寄存器㊂３．１．２㊀接口逻辑接口逻辑包含两部分：地址译码，命令译码㊂地址译码是对总线发来的地址进行锁存，用来判断设备是否应该响应当前总线操作；命令译码是对总线锁存的命令类型进行锁存：对总线发来的不同命令做出相应的操作㊂在地址和命令传输结束后，总线在过程中成为数据总线，用于传输数据㊂３．１．３㊀奇偶校验在地址段和数据段中，奇偶校验对地址数据总线和命令操作位的正确性进行保护㊂既对ＡＤ（３１ʒ０）与ＣＢＥ（３ʒ０）进行校验㊂ＰＸＩ数据总线校验保证０数据误码㊂３．１．４㊀状态机ＰＸＩ总线传输主要通过帧开始标志信号ＦＲＡＭＥ；初始化设备选择信号ＩＲＴＹ；目标设备准备就绪信号ＴＲＤＹ；设备选择命中信号ＤＥＶＳＥＬ；总线命令和字节允许信号ＣＢＥ；地址数据复用信号ＡＤ进行控制㊂图７为ＰＸＩ读写操作状态机，共分为５个状态，Ｓ１是空闲状态，Ｓ２是地址或过渡状态，Ｓ３是忙状态，Ｓ４是传输状态，Ｓ５是停止状态㊂Ｓ１状态是ＰＸＩ设备的初始状态，如果ＦＲＡＭＥ＝１或者ＩＲＤＹ＝０，一直保持该空闲状态㊂当ＦＲＡＭＥ＝０和ＩＲＤＹ＝１，Ｓ１进入Ｓ２状态即是地址过渡状态，开始进行地址周期，主要是对地址，命令和ＦＲＡＭＥ进行判断㊂主设备ＩＲＤＹ低电平表明准备接收发来的第１个数据项㊂当主设备ＩＲＤＹ和ＦＲＡＭＥ同时低电平且ＤＥＶＳＥＬ＝１时，表明它已经完成交易的第一个数据段并且进入Ｓ４状态㊂如果ＩＲＤＹ和ＦＲＡＭＥ没有同时为低，一直维持Ｓ２状态㊂如果信号ＤＥＶＳＥＬ＝０进入Ｓ３状态，表示主设备不进行采样操作，同时目标还没有声明交易，即总线访问的地址没有命中，处于总线忙状态㊂ＩＲＤＹ和ＴＲＤＹ同时低电平，表明数据是完整，成功地读取了第一个（且唯一的）数据项㊂在状态Ｓ４的时候如果ＦＲＡＭＥ变低，开始进入停止状态，在Ｓ３状态时，如果ＦＲＡＭＥ变低，开始进入停止状态㊂３．２㊀ＰＸＩ读写时序仿真结果用ＱｕａｒｔｕｓⅡ１２．０下的ＳｉｇｎａｌＴａｐ工具对ＰＸＩ信号图７㊀读写状态机进行捕捉，得到ＰＸＩ读写操作时序如图８和图９所示㊂图６中ＡＤ（３１ʒ０）输出值为４２５８１１００，表示设备的ＩＤ号是４２５８，供应商ＩＤ号是１１００；ＣＢＥ（３ʒ０）输出值为１０１０表示进行配置空间读操作㊂图７中ＣＢＥ（３ʒ０）输出值为１０１０表示对配置寄存器进行写操作，ＡＤ（３１ʒ０）输出０Ｘ４是地址，０Ｘ７是数据，表示向配置寄存器地址０Ｘ４写入数据０Ｘ７㊂图８㊀ＰＸＩ读操作时序图９㊀ＰＸＩ写操作时序读写时序说明：第１个周期：主机把ＦＲＡＭＥ信号拉低，ＩＲＤＹ拉高说明一个新的ＰＸＩ操作开始；主机把ＣＢＥ（３：０）置对应操作位；主机把ＡＤ（３１：０）置地址操作位；设备卡检测到主机发起新的ＰＸＩ操作；设备卡锁存ＣＢＥ命令信息；设备卡锁存ＡＤ（３１：０）的地址信息㊂第２个周期：主机把ＦＲＡＭＥ信号拉高，ＩＲＤＹ拉低；设备卡检测ＣＢＥ命令操作，确认是哪种操作类型：ＩＯ操作，内存操作，配置操作；设备卡检测地址信息，确认是否本卡㊂第３个周期：设备卡确认是本卡操作，把ＤＥＶＳＥＬ信号拉低，ＳＴＯＰ信号和ＴＲＤＹ拉高，响应主机操作；主机收到ＤＥＶＳＥＬ低，确认设备卡响应㊂第４个周期：设备卡将ＴＲＤＹ信号拉低，当前ＰＸＩ交易完成㊂第５个周期：主机将ＩＲＤＹ和ＦＲＡＭＥ拉高，确认交易完成；设备卡将ＤＥＶＳＥＬ，ＴＲＤＹ，ＳＴＯＰ拉高，确认交易完成㊂㊀㊀㊀㊀㊀３６㊀ＩｎｓｔｒｕｍｅｎｔＴｅｃｈｎｉｑｕｅａｎｄＳｅｎｓｏｒＭａｙ．２０２０㊀第６个周期：主机将ＩＲＤＹ和ＦＲＡＭＥ释放三态，当前交易结束；设备卡将ＤＥＶＳＥＬ，ＴＲＤＹ，ＳＴＯＰ释放三态，当前交易结束㊂３．３㊀ＷＤＭ驱动ＷＤＭ驱动程序是ＰＸＩ总线连接到计算机的软件接口㊂在计算机上安装ＤＲＩＶＥＲＷＯＲＫＳ２．７和２０００ＤＤＫ驱动等工具，自动生成驱动框架，用户只需要在它的框架之下，添加用户自己的代码用来实现ＰＸＩ读写功能［９－１０］㊂用户代码的操作句柄为ＮＴＳＴＡＴＵＳＰｃｉｔｉｏＤｅｖｉｃｅ：：ＰＣＩＴＩＯ＿ＩＯＣＴＬ＿ＩＮＴＣＳＲ＿Ｈａｎｄｌｅｒ（ＫＩｒｐＩ），用来实现ＰＸＩ读写操作㊂４㊀测试控制ＬＶＤＳ采集发来的一路数据，并通过ＰＸＩ接口发送给计算机的上位机㊂以收到的一路数据为例，如图１０所示，上位机收到的部分数据㊂ １４６Ｆ 作为数据帧头， ＥＢ９０ 作为数据帧尾，中间为数据，从０１到ＦＦ一共２５５个字节㊂图１０㊀数据帧格式上位机接收完毕后，点击软件上的 读取数据 按钮，设备开始读出的数据同时将数据保存到计算机中㊂上位机软件上传数据界面如图１１所示㊂图１１㊀上位机上传数据界面数据完全保存之后，点击软件上的 数据分析 按钮对数据中的丢帧和错误帧进行分析等㊂分析结果如图１２所示㊂一共收到２０４８ＭＢｙｔｅ数据，总帧数为７Ｃ９７Ｄ９㊂经软件分析没有出误码或数据丢失情况，数据传输稳定可靠㊂板卡的测速界面，如图１３所示㊂上位机对从ＰＸＩ接口收到的数据执行１５００次读取操作，一次读取５１２ＫＢ，图１２㊀数据分析结果通过测试得知，一共用了７ｓ完成１５００次采集，根据速度公式：１５００ˑ０．５ＭＢ／７ｓ＝１０７ＭＢ／ｓ，速度较快㊂图１３㊀上位机界面５㊀结束语该设计单独使用ＦＰＧＡ实现了ＰＸＩ接口，节约了ＰＣＩ９０５４㊁ＰＣＩ９０５２等专用ＰＣＩ芯片，可以降低成本，加快ＰＸＩ接口的开发周期㊂同时，速度可以到达１０７ＭＢ／ｓ，误码率和数据丢失情况基本为０㊂再结合ＬＶＤＳ㊁ＰＸＩ和ＦＰＧＡ优点可以有效解决采集设备与计算机的高速数据传输问题㊂参考文献：［１］㊀杨文豪．基于ＰＸＩ总线的高速图像采集模块的设计与实现［Ｄ］．太原：中北大学，２０１７．［２］㊀闵亚军．基于ＰＸＩ总线的模数转换模块设计与实现［Ｄ］．成都：电子科技大学，２０１７．［３］㊀樊刘华，彭旭锋，张跃林．基于双通信接口的多通道信号源设计［Ｊ］．电子器件，２０１７（４）：８３３－８３７［４］㊀张鹏飞，冯春阳，王玮，等．基于ＰＸＩ总线的Ａ／Ｄ数据采集模块设计［Ｊ］．电子技术应用，２０１２，３８（１１）：８７－９０．［５］㊀来卫国．１０位ＢＬＶＤＳ串化器ＤＳ９２ＬＶ１０２３和解串器ＤＳ９２ＬＶ１２２４的原理及应用［Ｊ］．电子设计工程，２００２（８）：４５－４７．［６］㊀薛隆全，文丰，张时华．基于ＬＶＤＳ总线的高速长距数据传输的设计［Ｊ］．电子设计工程，２００９，１７（２）：４５－４６；４８．［７］㊀代云启．ＰＸＩ总线高速数据采集模块研制［Ｄ］．桂林：桂林电子科技大学，２００９．［８］㊀孟庆辉．基于ＦＰＧＡ的ＰＣＩ接口设计［Ｄ］．哈尔滨：哈尔滨工业大学，２００６．［９］㊀郭凡．ＰＸＩ总线接口的设计与应用［Ｄ］．武汉：华中科技大学，２００９．［１０］㊀方明．基于ＦＰＧＡ开发的ＣＰＣＩ总线多功能卡及ＷＤＭ驱动程序设计与实现［Ｄ］．上海：上海交通大学，２００９．作者简介：白宏义（１９９３ ），硕士研究生，主要研究方向为动态测试㊁数据采编存储㊂Ｅ⁃ｍａｉｌ：１２４８４２６８７６＠ｑｑ．ｃｏｍ李锦明（１９７１ ），副教授，主要研究方向为动态测试㊁智能仪器技术㊂。
LVDS高速并口通信协议设计
LVDS高速并口通信协议设计杨雷;龙哲仁;卢继华;孙磊【期刊名称】《电子技术应用》【年(卷),期】2013(39)3【摘要】In the high speed data transmission system, a high speed dissymmetrical point to point communication port and protocol between IEEE802.3 GENIC (Gigabit Ethernet Network Interface Card) and SDRAM are designed, while the port's speed should not below 1 Gb/s. Port's electrical connection are based on LVDS (Low Voltage Differential signaling), and five LVDS pairs are used in one direction, while one clock and four data. Double-edge sampling and source - synchronize are also used. Based on STOP-WAIT ARQ protocol, command and acknowledgment mechanism is used. Mode 256 checkout is used to guarantee the reliable data transmission. Analysis shows that the port's bandwidth is 1.2 Gb/s, and the efficiency of protocol is above 99%. Finally, the protocol works steadily and trustily in system. When the GENIC receive and transmit data at fully speed, the port's bandwidth remain nonzero.%提出高速数据传输系统中IEEE802.3千兆网卡与同步静态存储器间非对称点对点高速通信接口和通信协议设计方案,接口速率不低于1 Gb/s.基于高速接口中常用的低电压差分信号技术,电气连接单向使用5路低摆幅差分信号对,其中1路时钟,4路数据,双沿采样源同步传输；基于适用于短传播延时的停止等待自动重复请求协议,通信协议使用命令——应答机制；利用模256校验保证数据的可靠传输.理论分析表明,通信接口带宽可达1.2 Gb/s,协议效率在99％以上,协议工作稳定可靠,在满足千兆网卡全速接收转发数据的情况下,高速并口带宽仍有裕量.【总页数】4页(P119-122)【作者】杨雷;龙哲仁;卢继华;孙磊【作者单位】北京理工大学信息与电子学院,北京100081【正文语种】中文【中图分类】TN919.3【相关文献】1.PC机双向并口与单片机之间高速通信的一种实现 [J], 孙春龙;吴功平2.在EPP模式下利用并口实现与DSP高速数据通信 [J], 牛纲3.在EPP模式下利用并口实现与DSP高速数据通信 [J], 牛纲4.EPP模式下计算机并口与DSP的高速数据通信 [J], 张晓波;迟泽英;陈文建5.EPP模式下的并口与FPGA的高速数据通信 [J], 谢庭军;刘少君;黄道平因版权原因，仅展示原文概要，查看原文内容请购买。
详解LVDS通信协议
详解LVDS通信协议目录•LVDS概述•LVDS接口电路的组成•LVDS输出接口电路类型•o单路6位LVDS输出接口o双路6位LVDS输出接口o单路8位1TL输出接口o双路8位1TL输出位接口•典型LVDS发送芯片介绍•o四通道LVDS发送芯片o五通道LVDS发送芯片o十通道LVDS发送芯片•LVDS发送芯片的输入信号•o①数据信号o②输入时钟信号o③待机控制信号（POWER DOWN）o④数据取样点选择信号•LVDS发送芯片的输出信号•o①时钟信号输出o②LVDS串行数据信号输出•LVDS发送芯片输出信号的格式•o单路6bito双路6bito单路8bito双路8bitLVDS概述液晶显示器驱动板输出的数字信号中，除了包括RGB数字信号外，还包括行同步，场同步，像素时钟等信号。
其中像素时钟信号的最高频率可超过28MHZ，采用TTL接口或DVP（并口），数据传输速率不高，传输距离较短，而且电磁抗干扰能力较差，会对RGB数据造成一定的影响，另外，TTL多路数据信号采用排线的方式来传输，整个排线数量达几十路，不但连接不方便，而且不适合超薄化的趋势为了解决上述缺点，采用LVDS输出接口传输数据，可以使得这些问题迎刃而解，实现数据的高速率，低噪声，远距离，高准确度的传输。
定义如下：LVDS，即Low Voltage Differential Signaling，是一种低压差分信号技术接口。
它是美国NS公司（美国国家半导体公司）为克服以TTL电平方式传输宽带高码率数据时功耗大、EMI电磁干扰大等缺点而研制的一种数字视频信号传输方式。
LVDS输出接口利用非常低的电压摆幅（约350mV）在两条PCB 走线或一对平衡电缆上通过差分进行数据的传输，即低压差分信号传输。
采用LVDS输出接口，可以使得信号在差分PCB线或平衡电缆上以几百Mbit／s的速率传输，由于采用低压和低电流驱动方式，因此，实现了低噪声和低功耗。
目前，LVDS输出接口在17in及以上液晶显示器中得到了广泛的应用。
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LVDS高速并口通信协议设计
摘要: 提出高速数据传输系统中IEEE802.3千兆网卡与同步静态存储器间非对称点对点高速通信接口和通信协议设计方案，接口速率不低于1 Gb/s。
基于高速接口中常用的低电压差分信号技术，电气连接单向使用5路低摆幅差分信号对,其中1路时钟，4路数据，双沿采样源同步传输；基于适用于短传播延时的停止等待自动重复请求协议，通信协议使用命令——应答机制；利用模256校验保证数据的可靠传输。
理论分析表明，通信接口带宽可达1.2 Gb/s，协议效率在99%以上，协议工作稳定可靠，在满足千兆网卡全速接收转发数据的情况下，高速并口带宽仍有裕量。
关键词: 高速传输系统； LVDS并口；通信协议；停止等待； IEEE802.3
非对称的点对点通信在应用中十分常见，非对称指的是某一方向的数据传输量明显大于相反方向。
高速数据传输系统主要传输图像数据，需要完成由PC向存储设备的高速传输，它是非对称的。
针对图像数据的高速传输，美国国家半导体公司推出了CameraLink标准[1]，美国自动化成像协会提出了GigE Vision标准[2]。
这两个标准均整合了相机，GigE Vision 甚至集成了部分TCP/IP协议，而系统中数据传输是由以太网、高速接口级联而成，故不可以直接使用以上标准。
对于点对点通信，有着完备的协议和专用设备，如USB3.0[3]接口。
但对于本系统简单的点对点高速传输，其实现比较复杂。
高速总线主要有HOTLink和低摆幅差分信号LVDS(Low Voltage Differential Signaling)[4]，其中LVDS可以在差分PCB线对或平衡电缆上以几百兆至几千兆比特每秒的速率传输数字信号，在实际中应用较多，Cameralink 标准的电气连接也是基于LVDS的。
为提高带宽，LVDS标准提议使用提高总线位宽的方法[5]，三线同步串行传输已得到实现[6]。
同样，使用DDR传输也是提高带宽的一种方法，也已实现[7]。
本文结合增加总线位宽和DDR传输两种方法，提出一种基于LVDS并口的通信协议：帧格式、数据分包方法，分析协议效率和基于停止等待ARQ的差错、流量控制方法，在IEEE802.3千兆以太网的应用中证明该协议完全可行。
1 高速数据传输系统高速数据传输系统通过存储设备连接显示设备，通过IEEE802.3千兆网卡连接控制计算机,其结构。
千兆网卡和存储设备分别由两片FPGA控制，数据经FPGA通过高速接口传输至存储设备，为使千兆网卡能全速工作，接口速率至少为1 Gb/s。
2 停止等待ARQ通信协议设计2.1 协议电气接口由于千兆网卡和SDRAM间为超短距离传输，故本协议使用LVDS接口。
为提高接口速率，采用并行接口[5]；为减少传输数据冗余，采用源同步，即1路时钟，4路数据，双沿采样(DDR)的源同步方式。
此时当时钟频率为150 MHz 时，总理论带宽就可达1.2 Gb/s。
2.2 帧格式通信协议的设计中首要问题是帧格式的设计[8]。
超近距离非对称点对点通信有源端、宿端明确、误码率低的特点，故帧格式设计依照减少冗余、降低校验复杂度的原则。
其由命令帧和应答帧组成，帧格式。
传输数据的长度以字节为单位，上升沿发送高4位数据，下降沿发送低4位数据，每一个时钟周期正好传送1 B 数据。
2.2.1 开始停止界定符一帧的开始由前导码标志，但无停止码，数据的长度由长度字段指示。
为保证每次通信开始时数据总线均发生翻转，前导码使用FF00；总线空闲时，保持最后发送的数据不变。
2.2.2 其他字段命令帧由长度、类型、数据、校验字段构成：长度字段长度为2 B，高字节先发，其表示“类型”、“数据”、“校验”字段总长度；类型字段长度为1 B，最多可表示256种命令(例：0x10:写寄存器，0x11:读寄存器，0x12:写RAM数据)；数据字段长度可变，数据类型为写寄存器时其由 1 B 的写寄存器地址和1 B的写寄存器内容组成,为读寄存器时由1 B的读寄存器地址组成,写RAM
时为待写入数据(由于长度字段为2 B,所以待写入数据最长为65 533 B)；校验字段长度为1 B，为模256校验结果。
应答帧由长度、类型、操作结果、响应、校验字段构成：长度、类型、校验字段的构成同命令帧；操作结果字段长度为 1 B，其表示接受端对命令的处理结果；响应字段长度可变，数据类型为写寄存器时其为1 B长度的寄存器内容，写RAM时为2 B 的已接收数据长度，主要用于流量控制。
2.3 收发流程由于使用源同步传输,系统不需要再进行同步操作[9]，发送时将时钟延迟数据90度以获得更佳时序。
每次通信由发送端发送命令帧开始，发送端收到应答帧结束。
读写寄存器帧格式相对固定，本文对写RAM操作分析。
每次通信发送端发送命令帧，接收端在接收、处理完数据后响应应答帧。
图4为发送端处理流程,只要缓冲区内有数据，发送端就组帧发送，每次发送有效数据的最大值可自定义(本文中为2 048 B)，发送完数据收到应答帧后再进行下帧的发送。
图 5为接收端流程，接收端启动后一直处在等待状态，直到收到前导码后启动接收流程，通过判读长度字段获得帧长信息，在接收校验完数据后应答实际接收数据长度给发送端并复位系统等待下次传输。
2.4 差错和流量控制通信中的误码率非零，为保证数据的可靠传输，协议中需包含校验部分以进行差错控制。
为简化设计，校验部分只进行检错，不进行纠错，放弃使用常见复杂的CRC32校验，使用简单的256求模校验，即除前导码、长度字段外所有数据字节之和为256。
当发送端数据发送速率高于接收端处理速率或通信出现错误时需要进行流量控制，本协议使用停止等待ARQ协议，停止等待ARQ在传播延时较低的信道中工作良好[10]且易于实现。
正常情况下发送端在收到最近发出的命令帧对应的应答帧后再发送下一命令帧，控制逻辑如下：(1) 发送端发送命令帧并启动延迟计数器，等待应答帧； (2)接收端收到命令帧校验接收后将实际写入到缓冲区内的数据长度由应答帧响应给发送端，其间如果校验错误则丢弃该帧数据； (3) 发送端收到应答帧后根据响应字段长度决定重发、补发或继续发送下帧数据(响应长度为0，重发数据；响应长度小于已发长度，补发剩余数据；响应长度等于已发长度，发送下帧数据)，如果发送端等待应答帧超时则重新发送上帧数据。
3 协议效率分析，高速并口协议在读写寄存器操作时命令帧长度较短，协议效率固定，而写RAM操作参数可以配置。
因此，对写RAM操作的协议效率进行分析有较大意义。
协议效率主要受命令帧最大长度、传输/传播延迟和误码率影响。
命令帧数据字段长度最大值由人为设定，范围为1~65 533 B，记为Lm/B；传输延迟由数据帧的总长度决定，记为Dt/s；传播延迟由通信链路的长度所决定，记为Dp/s；收发系统工作频率记为Fs/Hz，总传输有效数据长度记为Lp/B，总传输数据帧长度为Lt/B，误码率为Er，通信线路长度为Dis/m。
则Dt=Lt×Fs，Dp=2×Dis/(2.8×108)。
由图 6可见，命令帧最大长度一定的情况下，随着通信链路长度的增加(即传播延时的增加)，协议效率将降低；在传播延时一定的情况下，随着命令帧最大长度的增加，协议效率增加，但这种增加不是线性的，长度达到2 000 B后增长趋于平缓。
最大命令帧长度直接影响到收发端的缓冲空间，综合考虑数据最大长度为2 048 B、3 072 B或4 096 B最佳。
此时在链路长度为20 cm时效率可达99.26%、99.51%和99.63%。
忽略传播延时，由式(3)，数据最大长度一定时，不同误码率下的协议效率。
由图 7可见相同误码率下数据最大长度越大协议效率越高，当误码率高于10-6时误码率才对协议效率有较大影响。
误码率低于10-8时，最大长度为2 048 B时效率可达99.27%，最大长度为3 072 B时效率可达99.51%，最大长度为4 096 B时效率可达99.64%. 实际应用中由于每次传送的数据不会都按照最大数据长度传输以及系统组帧、解帧需要时间，故协议效率会低于理论值。
相对于IEEE802.3协议98.28%的理论效率[11]，本协议优势明显。
实际中，使用本通信协议进行千兆网卡与SDRAM间的数据传输，通信链路长度20 cm，链路误码率小于10-12，帧最大数据长度2 048 B。
千兆网卡以90 MB/s连续接收电脑端发来60 MB 数据，高速接口可以准确无误地将数据传送至SDRAM中。
计算机发送1 480 000 B数据给千兆网卡，数据被分成了7 722帧，协议效率为96.96%(含传播延时82.37%);计算机发送148 000 000 B数据给千兆网卡，数据被分成了817156帧，协议效率为96.97%(含传播延时81.80%)。
平均每帧有效数据长度低于200 B，由此可见本通信接口在应用中尚有较大裕量，系统中的速率瓶颈在千兆网络处。