《数字集成电路设计》复习提纲

《数字集成电路设计》复习提纲(1-7章)

2011-12

1. 数字集成电路的成本包括哪几部分？

●NRE (non-recurrent engineering) costs固定成本

●design time and effort, mask generation

●one-time cost factor

●Recurrent costs重复性费用或可变成本

●silicon processing, packaging, test

●proportional to volume

●proportional to chip area

2. 数字门的传播延时是如何定义的？

一个门的传播延时tp定义了它对输入端信号变化的响应有多快。

3. 集成电路的设计规则(design rule)有什么作用？

❑Interface between designer and process engineer

❑Guidelines for constructing process masks

❑Unit dimension: Minimum line width

▪scalable design rules: lambda parameter (可伸缩设计规则，其不足:只能在有限的尺寸范围内进行。)

▪absolute dimensions (micron rules,用绝对尺寸来表示。)

4. 什么是MOS晶体管的体效应？

5. 写出一个NMOS晶体管处于截止区、线性区、饱和区的判断条件，以及各工作区的源漏电流表达式（考虑短沟效应即沟道长度调制效应，不考虑速度饱和效应）

注：NMOS晶体管的栅、源、漏、衬底分别用G、S、D、B表示。

6. MOS晶体管的本征电容有哪些来源？

7. 对于一个CMOS反相器的电压传输特性，请标出A、B、C三点处NMOS管和PMOS管各自处于什么工作区？

Out

In

V DD

PMOS

NMOS

8. 在CMOS 反相器中，NMOS 管的平均导通电阻为R eqn ，PMOS 管的平均导通电阻为R eqp ，请写出该反相器的总传播延时定义。

9. 减小一个数字门的延迟的方法有哪些？列出三种，并解释可能存在的弊端。

❑ Keep capacitances small （减小CL ） ❑ Increase transistor sizes(增加W/L)

▪ watch out for self-loading! （会增加CL ）

❑ Increase VDD (????)

10. CMOS 电路的功耗有哪三类？这三类功耗分别由什么引起的？

V out

V in

0.511.52

2.5

0.5

11.522.5

NMOS res PMOS off NMOS sat PMOS sat NMOS off PMOS res

NMOS sat PMOS res NMOS res PMOS sat

• Dynamic Power Consumption

• Short Circuit Currents

• Leakage

Charging and Discharging Capacitors

Short Circuit Path between Supply Rails during Switching

Leaking diodes and transistors

11. 同步寄存器的建立时间、维持时间、传播延时的含义是什么？

12. 以下三级反相器链，请问使得总延迟最小的每级反相器的f 是多少？最小的总延迟是多少？假设标准反相器的延迟为t p0。

1

C L = 8 C In Out C 1

13.

(1)用静态互补CMOS 门实现如下功能，画出电路连接图。

Out=AB+CD

(2)为使上述逻辑门的延迟与以下尺寸的反相器相同，请给出各晶体管的尺寸。反相器尺寸：NMOS管=1，PMOS管=2。

14. 分析下列动态电路的功能。

Out Clk

Clk

A

B

C

M

p

M

e

Dynamic Gate

A

B D

C

C D

A B

VDD

OUT 2

2

2

2

4 4

4 4

❑Once the output of a dynamic gate is discharged, it cannot be charged again until the next precharge operation.

❑Inputs to the gate can make at most one transition during evaluation.

❑Output can be in the high impedance state during and after evaluation (PDN off), state is stored on CL

15. 下面的电路是什么功能？

Mux-Based Latch

CLK

CLK

CLK

Q M Q M