《数字集成电路设计》复习提纲
数字集成电路设计第1章引论讲义.
v0
v1
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v3Biblioteka v4v5v6
v1 = f(v0) v1 = finv(v2)
v3
v1 finv(v)
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v1 v3
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2.4抗噪声能力
噪声容限描述的一个电路超过一个 噪声源的能力。 抗噪声能力则表明系统在噪声存在的情况下 正确处理和传递信息的能力。许多数字电路， 它们的噪声容限很小，但却有很好的抗噪声 能力。
4、工艺尺寸的缩小会使以抽象为基础的模型的其 它一些缺陷更为明显。例如时钟分布、电源分布 这样的问题更为关键。 5、工艺水平提高导致新的设计问题和约束条件会 不断出现。如功耗、器件和互连线寄生参数之间的 比例。 6、对一个设计进行检查和排错需要电路方面的 专门知识。
数字电路设计中运用的典型抽象层次按抽象程度增加的顺序依次为：
三、为什么在设计自动化可以解决所有的设计问题后， 我们还要去关心数字集成电路的设计呢？
原因如下：
1、工艺升级后，而模型库不能直接移植
2、对模块内部的理解。例如数字电路中对一个单元内部的 关键是时序路径的寻找 3、以抽象为基础的方法只在一定程度上是正确的。例如一个 加法器的性能还与其环境连接方式的影响。
二、功能性和稳定性
1电路响应出现偏离的原因： a,制造过程中存在差异 b,芯片上或芯片外存在的干扰噪声源。对数字电路而言，噪声 为指在逻辑节点上不希望发生的电压或电流的变化。 数字系统中的大多数噪声都是内部产生的，噪声的值与信号的 摆幅成正比。 如何克服这些噪声干扰是高性能数字电路设计所面临的主 要挑战之一。
噪声源可分为以下两种类型： A,与信号摆幅VSW成正比的噪声。它对信号节点的影响用gVsw来 表示 B,固定噪声。它对信号节点的影响等于fVNf,VNf是噪声源的幅值， 而f是从噪声到信号节点的传递函数
集成电路设计方法--复习提纲
集成电路设计⽅法--复习提纲1.什么叫IC 的集成度？⽬前先进的IC规模有多⼤？集成度就是⼀块集成电路芯⽚中包含晶体管的数⽬，或者等效逻辑门数2012年5⽉ 71亿晶体管的NVIDIA的GPU 28nm2.什么叫特征尺⼨？特征尺⼨通常是指是⼀条⼯艺线中能加⼯的最⼩尺⼨，反映了集成电路版图图形的精细程度，如MOS晶体管的沟道长度，DRAM结构⾥第⼀层⾦属的⾦属间距（pitch）的⼀半。
3.⽬前主流的硅圆⽚直径是多少？12英⼨4.什么叫NRE(non-recurring engineering)成本?⽀付给研究、开发、设计和测试某项新产品的单次成本。
在集成电路领域主要是指研发⼈⼒成本、硬件设施成本、CAD⼯具成本以及掩膜、封装⼯具、测试装置的成本，产量⼩，费⽤就⾼。
5.什么叫recurring costs？重复性成本，每⼀块芯⽚都要付出的成本，包括流⽚费、封装费、测试费。
也称可变成本，指直接⽤于制造产品的费⽤，因此与产品的产量成正⽐。
包括：产品所⽤部件的成本、组装费⽤以及测试费⽤。
6.什么叫有⽐电路？靠两个导通管的宽长⽐不同，从⽽呈现的电阻不同来决定输出电压，它是两个管⼦分压的结果，电压摆幅由管⼦的尺⼨决定。
7.IC制造⼯艺有哪⼏种？双极型模拟集成电路⼯艺、CMOS⼯艺、BiCMOS⼯艺8.什么叫摩尔定律？摩尔定律⾯临什么样的挑战？当价格不变时，积体电路上可容纳的电晶体数⽬，约每隔24个⽉（现在普遍流⾏的说法是“每18个⽉增加⼀倍”）便会增加⼀倍，性能也将提升⼀倍；或者说，每⼀美元所能买到的电脑性能，将每隔18个⽉翻两倍以上。
⾯临⾯积、速度和功耗的挑战。
9.什么叫后摩尔定律？后摩尔定律下IC设计⾯临哪些挑战？解决⽅案？多重技术创新应⽤向前发展，即在产品多功能化(功耗、带宽等)需求下，将硅基CMOS和⾮硅基等技术相结合，以提供完整的解决⽅案来应对和满⾜层出不穷的新市场发展。
挑战：a单芯⽚的处理速度越来越快，主频越来越⾼，热量越来越多b.互联线延迟增⼤解决⽅案：1.多核、低功耗设计2.3D互联、⽆线互联、光互连延续摩尔定律“尺⼨更⼩、速度更快、成本更低”，还会利⽤更多的技术创新：节能、环保、舒适以及安全性架构：多核散热：研发新型散热器更薄的材料：⽤碳纳⽶管组装⽽成的晶体管速度更快的晶体管：超薄⽯墨烯做的晶体管纳⽶交叉线电路元件：忆阻器光学互联器件分⼦电路、分⼦计算、光⼦计算、量⼦计算、⽣物计算10. IC按设计制造⽅法不同可以分为哪⼏类？全定制IC：硅⽚各掩膜层都要按特定电路的要求进⾏专门设计半定制IC：全部逻辑单元是预先设计好的，可以从单元苦衷调⽤所需单元来掩模图形，可使⽤相应的EDA软件，⾃动布局布线可编程IC ：全部逻辑单元都已预先制成，不需要任何掩膜，利⽤开发⼯具对器件进⾏编程，以实现特定的逻辑功能。
数字集成电路复习必备知识点总结
1. 集成电路是指通过一系列特定的加工工艺，将晶体管、二极管、MOS管等有源器件和阻、电容、电感等无源器件，按一定电路互连，“集成”在一块半导体晶片（硅或砷化镓）上，封装在一个外壳内，执行特定电路或系统功能的一种器件。
2.集成电路的规模大小是以它所包含的晶体管数目或等效的逻辑门数目来衡量。
等效逻辑门通常是指两输入与非门，对于CMOS集成电路来说，一个两输入与非门由四个晶体管组成，因此一个CMOS电路的晶体管数除以四，就可以得到该电路的等效逻辑门的数目，以此确定一个集成电路的集成度。
3.摩尔定律”其主要内容如下：集成电路的集成度每18个月翻一番/每三年翻两番。
摩尔分析了集成电路迅速发展的原因，他指出集成度的提高主要是三方面的贡献:（1）特征尺寸不断缩小，大约每3年缩小 1.41倍；（2）芯片面积不断增大，大约每3年增大 1.5倍；（3）器件和电路结构的改进。
4.反标注是指将版图参数提取得到的分布电阻和分布电容迭加到相对应节点的参数上去，实际上是修改了对应节点的参数值。
5.CMOS反相器的直流噪声容限:为了反映逻辑电路的抗干扰能力，引入了直流噪声容限作为电路性能参数。
直流噪声容限反映了电流能承受的实际输入电平与理想逻辑电平的偏离范围。
6. 根据实际工作确定所允许的最低输出高电平，它所对应的输入电平定义为关门电平；给定允许的最高输出低电平，它所对应的输入电平为开门电平7. 单位增益点.在增益为0和增益很大的输入电平的区域之间必然存在单位增益点，即dVout/dVin=1的点8. “闩锁”现象在正常工作状态下，PNPN四层结构之间的电压不会超过Vtg，因此它处于截止状态。
但在一定的外界因素触发下，例如由电源或输出端引入一个大的脉冲干扰，或受r射线的瞬态辐照，使PNPN四层结构之间的电压瞬间超过Vtg，这时，该寄生结构中就会出现很大的导通电流。
只要外部信号源或者Vdd和Vss能够提供大于维持电流Ih的输出，即使外界干扰信号已经消失，在PNPN四层结构之间的导通电流仍然会维持，这就是所谓的“闩锁”现象9. 延迟时间：T pdo ——晶体管本征延迟时间；UL ——最大逻辑摆幅，即最大电源电压；Cg ——扇出栅电容(负载电容)；Cw ——内连线电容；Ip ——晶体管峰值电流。
数字集成电路复习要点
数字集成电路复习要点⼀、简答题1.集成电路发展的特点：速度变快，I/O增多，⼯作电压下降……A，特征尺⼨越来越⼩，B，单个芯⽚晶体管数⽬越来越多，速度越来越快，电压越来越⼩，层数越来越多，端⼝越来越多，功耗越来越低2.P181⼤扇⼊的“设计技术”。
A，调整晶体管尺⼨B，逐级加⼤晶体管尺⼨C，重新安排输⼊D，重组逻辑结构（把光键路径上的晶体管靠近门的输出端）3.简述集成电路⼯艺中典型的光刻步骤及其相互关系。
（P28）氧化层，涂光刻胶，光刻机曝光，光刻胶的显影和烘⼲，酸刻蚀，旋转清洗和⼲燥，各种⼯艺加⼯步骤，去除光刻胶4.什么是多晶⾃对准⼯艺，有哪些优点？（P32）在掺杂之前形成图形的多晶硅栅实际确定了沟道区的确切位置，从⽽也确定了源区和漏区的位置。
它使源和漏这两个区域相对于栅具有⾮常精确的位置，有助于减⼩晶体管中的寄⽣电容。
5.CMOS逻辑门特性：(全摆幅，⽆⽐性，低输出阻抗，⾼输⼊阻抗，⽆静态功耗。
)A，电压摆幅等于电源电压，噪声容很⼤，B，逻辑电平与器件的相对尺⼨⽆关，⽆⽐逻辑，C，具有低输出阻抗，⾼输⼊阻抗，D，不消耗任何静态功率6.伪NCMOS门逻辑的特点A，减少晶体管的数⽬，由2N减到N+1，B，速度快缺点：⼩的噪声容限和⼤的静态功耗6.传输管逻辑的优点是什么？有哪些缺点，解决的办法是什么？优点：结构简单，阀值损失⼩，硬件开销⼩缺点：延时⾼，仅含NMOS的传输管将引起静态功耗并减⼩噪声容限解决办法：避免开关长串联以减⼩延时，增加电平恢复晶体管以消除静态功耗7.什么是时钟馈通，有何危害？(P215)原理：电容耦合的特殊情况，由在预充电器件的时钟输⼊和动态输出节点之间电容耦合引起的效应，当下拉⽹络不导通时，这⼀电容耦合会在时钟由低⾄⾼翻转时，引起的动态节点输出上升到VDD以上；⽽快速上升和下降时时钟边沿会耦合到信号节点上。
特点：a）可能使预充电管正常情况下反偏结⼆极管变为正向偏置，使电⼦注⼊到衬底中，被附近处于⾼电平的⾼阻节点收集，导致出错。
数字集成电路复习总结
第二章 制作工艺
不同工艺层的作用 自对准工艺 设计规则：
设计规则
版图设计工程师和工艺工程师之间的接口 指导构造工艺掩模板 单位尺寸：最小线宽（版图中使用的单位） 可按比例变化的规则：lambda （λ）参数 绝对尺寸：微米规则
第三章 器件
MOS晶体管
加法器
十一章 设计运算功能块
超前进位加法器
点运算公式 11.4 加法树（对应点运算的公式） 基2-（基4-）GP点运算的电路实现（4位加法器的 进位逻辑表达式），图11.21 11.23 11.24 定义：阵列乘法器，部分积 波兹编码乘法器 保留进位乘法器 Wallace树乘法器
逻辑努力：F=GBH
第六章 CMOS组合逻辑门：其他门电 路
有比逻辑：
电阻负载： 伪NMOS：VM VIH、VIL、NMH、NML的计算 差分级联电压开关逻辑（逻辑电路设计和识别） 阈值电压损失及解决方法 互补传输管逻辑：电路设计
传输晶体管逻辑（电路设计）
动态CMOS门电路
Lcrit >> tpgate/0.38rc
导线的rc延时只有在输入信号的上升（下降）时间 小于RC时才予以考虑，即trise < RC
如果不满足上式，信号的变化将慢于导线带来的延迟， 因此采用集总电容模型就够了
© MJIrwin, PSU, 2000
第五章 CMOS反相器
电压转移特性（VTC）：不同区域pmos、 nmos工作状态
反向门阈值（中点）电压VM的近似计算 VIH、VIL的计算 NMH、NML的计算
集成电路设计方法--复习提纲
集成电路设计方法--复习提纲2、实际约束：设计最优化约束：建立时钟，输入延时，输出延时，最大面积设计规则约束：最大扇出，最大电容39.静态时序分析路径的定义静态时序分析通过检查所有可能路径上的时序冲突来验证芯片设计的时序正确性。
时序路径的起点是一个时序逻辑单元的时钟端，或者是整个电路的输入端口，时序路径的终点是下一个时序逻辑单元的数据输入端，或者是整个电路的输出端口。
40.什么叫原码、反码、补码？原码：X为正数时，原码和X一样；X为负数时，原码是在X的符号位上写“1”反码：X为正数是，反码和原码一样；X为负数时，反码为原码各位取反补码：X为正数时，补码和原码一样；X为负数时，补码在反码的末位加“1” 41.为什么说扩展补码的符号位不影响其值？ SSSS SXXX = 1111 S XXX + 1 ——2n2n12n1例如1XXX=11XXX,即为XXX-23=XXX+23-24.乘法器主要解决什么问题？ 1.提高运算速度2.符号位的处理43.时钟网络有哪几类？各自优缺点？ 1. H树型的时钟网络：优点：如果时钟负载在整个芯片内部都很均衡，那么H 树型时钟网络就没有系统时钟偏斜。
缺点：不同分支上的叶节点之间可能会出现较大的随机偏差、漂移和抖动。
2. 网格型的时钟网络优点：网格中任意两个相近节点之间的电阻很小，所以时钟偏差也很小。
缺点：消耗大量的金属资源，产生很大的状态转换电容，所以功耗较大。
3.混合型时钟分布网络优点：可以提供更小的时钟偏斜，同时，受负载的影响比较小。
缺点：网格的规模较大，对它的建模、自动生成可能会存在一些困难。
总线的传输机制？1. 早期：脉冲式机制和握手式机制。
脉冲式机制：master发起一个请求之后，slave在规定的t时间内返回数据。
握手式机制：master发出一个请求之后，slave在返回数据的时候伴随着一个确认信号。
这样子不管外设能不能在规定的t时间内返回数据，master都能得到想要的数据。
数字集成电路考试重点
数字集成电路考试重点集成电路设计测试站点1。
填空1。
NML和NMH的概念，热电势，D触发器，D锁存器，施密特触发器低电平噪声容限:VIL-VOL高电平噪声容限:VOH-VIH该容限应大于零热电势:当两种不同的金属相互接触时，如果接触端和非接触端的温度不相等，两种金属之间产生的电势差称为热电势2.金属氧化物半导体晶体管的动态响应之间有什么关系？(本征电容P77)金属氧化物半导体晶体管的动态响应值取决于其充放电期间的本征寄生电容以及由互连线和负载引起的额外电容所需的时间本征电容的源极:基本金属氧化物半导体结构、沟道电荷和漏极以及源极反向偏置PN结耗尽区 3.设计技术(其他测试点与此知识点相似)P147如何降低栅极的传播延迟:降低CL:负载电容主要由以下三个主要部分组成:栅极本身的内部扩散电容、互连电容和扇出电容增加晶体管的纵横比并增加VDD 4。
具有比率逻辑和无与伦比的逻辑具有特定的逻辑:特定的逻辑试图减少实现给定逻辑功能所需的晶体管数量，但通常以降低稳定性和额外功耗为代价。
诸如之类的门不使用有源下拉和上拉网络的组合，而是由实现逻辑功能的NMOS下拉网络和简单的加载设备组成。
无与伦比的逻辑:逻辑电平独立于器件相对大小的门称为无与伦比的逻辑特定逻辑:逻辑电平由构成逻辑的晶体管的相对大小决定。
5. 时序电路的特点:记忆功能原理:(1)基本反馈；(b)电容储存电荷6。
信号完整性(电荷共享，泄漏)信号完整性问题:电荷泄漏电荷共享容性耦合时钟馈通7。
存储器和存储分类按存储模式分为随机存储器:任何存储单元的内容都可以随机访问，访问时间与存储单元的物理位置无关顺序存储器:只能按一定顺序访问，访问时间与存储单元的物理位置有关根据存储器的读写功能，它分为只读存储器:半导体存储器，其内容是固定的，只能读不能写。
随机存取存储器:可读写的半导体存储器根据信息的可存储性，可分为个非永久性存储器:断电后信息消失的存储器。
永久存储器:断电后仍能存储信息的存储器根据内存使用情况分为。
数字电路复习提纲
数字电路复习提纲数字电路复习提纲⼀.填空1. (238)10＝(11101110)2 ＝( EE )16。
2.德·摩根定理表⽰为B A +＝ B A ?,B A ? = B A + 。
3.门电路的负载分为灌电流负载和拉电流负载.4.异或门电路的表达式是 B A B A +；同或门的表达式是B A AB +.5.RAM 与ROM ⽐较：优点：读写⽅便，使⽤灵活缺点：掉电丢失信息 .6.三态门的三种可能的输出状态是⾼电平、低电平和⾼阻抗。
7. ⼋输⼊端的编码器按⼆进制数编码时，输出端的个数是3个，四输⼊端的译码器的输出端的个数最多为 16个。
8.在多路传输过程中，能够根据需要将其中任意⼀路挑选出来的电路，叫做数据选择器，也称为多路选择器或多路开关。
9.能够将⼀输⼊数据，根据需要传送到 m 个输出端的任意⼀个输出端的电路，叫做数据分配器。
10.组合逻辑电路的逻辑功能的特点是任何时刻电路的稳定输出，仅仅只决定于该时刻各个输⼊变量的取值。
11.组成逻辑函数的基本单元是最⼩项 .12．基本逻辑门有与门、或门和⾮门三种。
复合门有与⾮们、或⾮们和与或⾮门三种13.卡诺图中⼏何相邻的三种情况是相接、相对和相重 . 14.逻辑函数的公式化简的四种⽅法是并项法、消去法、吸收法和配项消去法 .15.逻辑函数的最简与或式的定义是同⼀逻辑结果的与或表达式中乘积项的个数最少，每个乘积项中相乘的变量个数也最少的与或表达式 .16.除了与、或、⾮三种基本逻辑运算外，还有由这三种基本逻辑运算构成的四种复合逻辑运算，它们是与⾮、或⾮、与或⾮和异或运算。
17.时序逻辑电路的逻辑功能的特点是任何时刻电路的稳定状态输出，不仅和该时刻的输⼊信号有关，⽽且还取决于电路原来状态。
18.⼀个⼗进制加法计数器需要由四个 JK 触发器组成。
19.555定时器由基本RS 触发器、⽐较器、分压器、晶体管开关和输出缓冲器五部分组成。
20.由与⾮门构成的基本触发器的特性⽅程是n n Q R S Q +=+1；其约束条件是0=RS .21.由或⾮门构成的基本触发器的特性⽅程是n n Q R S Q +=+1；其约束条件是0=RS .22.JK 触发器的特性⽅程是n n n Q K Q J Q +=+1；D 触发器的特性⽅程是D Q n =+1；T 触发器的特性⽅程是n n n Q 1'触发器的特性⽅程是Q Q =。
集成电路设计基础复习要点
集成电路设计基础复习要点第一章集成电路设计概述1、哪一年在哪儿发明了晶体管？发明人哪一年获得了诺贝尔奖？2、世界上第一片集成电路是哪一年在哪儿制造出来的？发明人哪一年为此获得诺贝尔奖？3、什么是晶圆？晶圆的材料是什么？4、晶圆的度量单位是什么？当前主流晶圆尺寸是多少？目前最大晶圆尺寸是多少？5、摩尔是哪个公司的创始人？什么是摩尔定律？6、什么是SoC？英文全拼是什么？7、说出Foundry、Fabless和Chipless的中文含义。
8、什么是集成电路的一体化(IDM)实现模式？9、什么是集成电路的无生产线(Fabless)设计模式？10、目前集成电路技术发展的一个重要特征是什么？11、一个工艺设计文件(PDK)包含哪些内容？12、什么叫“流片”？13、什么叫多项目晶圆(MPW) ？MPW英文全拼是什么？14、集成电路设计需要哪些知识范围？15、著名的集成电路分析程序是什么？有哪些著名公司开发了集成电路设计工具？16、SSI、MSI、LSI、VLSI、ULDI的中文含义是什么？英文全拼是什么？每个对应产品芯片上大约有多少晶体管数目？17、国内近几年成立的集成电路代工厂家或转向为代工的厂家主要有哪些？18、境外主要代工厂家和主导工艺有哪些？第二章集成电路材料、结构与理论1、电子系统特别是微电子系统应用的材料有哪些？2、常用的半导体材料有哪些？3、半导体材料得到广泛应用的原因是什么？4、为什么市场上90%的IC产品都是基于Si工艺的？5、砷化镓(GaAs) 和其它III/V族化合物器件的主要特点是什么？6、GaAs晶体管最高工作频率f T可达多少？最快的Si晶体管能达到多少？7、GaAs集成电路主要有几种有源器件？8、为什么说InP适合做发光器件和OEIC？9、IC系统中常用的几种绝缘材料是什么？10、什么是欧姆接触和肖特基接触？11、多晶硅有什么特点？12、什么是材料系统？13、什么是半导体材料系统？14、异质半导体材料的主要应用有哪些？15、晶体和非晶体的区别是什么？16、本征半导体有何特点？17、什么是扩散运动？什么是漂移运动？18、PN结的主要特点是什么？19、双极型三极管三个区有什么不同？20、简述双极型三极管发射结，集电结在不同偏置时的工作状态。
数字集成电路--电路、系统与设计(第二版)复习资料
第一章 数字集成电路介绍第一个晶体管，Bell 实验室，1947第一个集成电路，Jack Kilby ，德州仪器，1958 摩尔定律：1965年，Gordon Moore 预言单个芯片上晶体管的数目每18到24个月翻一番。
(随时间呈指数增长)抽象层次：器件、电路、门、功能模块和系统 抽象即在每一个设计层次上，一个复杂模块的内部细节可以被抽象化并用一个黑匣子或模型来代替。
这一模型含有用来在下一层次上处理这一模块所需要的所有信息。
固定成本（非重复性费用）与销售量无关；设计所花费的时间和人工；受设计复杂性、设计技术难度以及设计人员产出率的影响；对于小批量产品，起主导作用。
可变成本 （重复性费用）与产品的产量成正比；直接用于制造产品的费用；包括产品所用部件的成本、组装费用以及测试费用。
每个集成电路的成本=每个集成电路的可变成本+固定成本/产量。
可变成本=（芯片成本+芯片测试成本+封装成本）/最终测试的成品率。
一个门对噪声的灵敏度是由噪声容限NM L （低电平噪声容限）和NM H （高电平噪声容限）来度量的。
为使一个数字电路能工作，噪声容限应当大于零，并且越大越好。
NM H = V OH - V IH NM L = V IL - V OL 再生性保证一个受干扰的信号在通过若干逻辑级后逐渐收敛回到额定电平中的一个。
一个门的VTC 应当具有一个增益绝对值大于1的过渡区(即不确定区)，该过渡区以两个有效的区域为界，合法区域的增益应当小于1。
理想数字门 特性：在过渡区有无限大的增益；门的阈值位于逻辑摆幅的中点；高电平和低电平噪声容限均等于这一摆幅的一半；输入和输出阻抗分别为无穷大和零。
传播延时、上升和下降时间的定义传播延时tp 定义了它对输入端信号变化的响应有多快。
它表示一个信号通过一个门时所经历的延时，定义为输入和输出波形的50%翻转点之间的时间。
上升和下降时间定义为在波形的10%和90%之间。
对于给定的工艺和门的拓扑结构，功耗和延时的乘积一般为一常数。
数字集成电路复习讲义.53页PPT
31、园日涉以成趣，门虽设而常关。 32、鼓腹无所思。朝起暮归眠。 33、倾壶绝余沥，窥灶不见烟。
34、春秋满四泽，夏云多奇峰，秋月 扬明辉 ，冬岭 秀孤松 。 35、丈夫志四海，我愿不知老。谢谢你的阅读来自❖ 知识就是财富 ❖ 丰富你的人生
71、既然我已经踏上这条道路，那么，任何东西都不应妨碍我沿着这条路走下去。——康德 72、家庭成为快乐的种子在外也不致成为障碍物但在旅行之际却是夜间的伴侣。——西塞罗 73、坚持意志伟大的事业需要始终不渝的精神。——伏尔泰 74、路漫漫其修道远，吾将上下而求索。——屈原 75、内外相应，言行相称。——韩非
《集成电路原理与设计》重点内容总结教学提纲
集成电路原理与设计重点内容总结第一章绪论摩尔定律：（P4）集成度大约是每18个月翻一番或者集成度每三年4倍的增长规律就是世界上公认的摩尔定律。
集成度提高原因：一是特征尺寸不断缩小，大约每三年缩小一2倍；二是芯片面积不断增大，大约每三年增大1.5倍；三是器件和电路结构的不断改进。
等比例缩小定律：（种类优缺点）（P7-8）1. 恒定电场等比例缩小规律（简称CE定律）a. 器件的所有尺寸都等比例缩小K倍，电源电压也要缩小K倍，衬底掺杂浓度增大K倍,保证器件内部的电场不变。
b. 集成度提高忆倍，速度提高K倍，功耗降低K2倍。
c. 改变电源电压标准，使用不方便。
阈值电压降低，增加了泄漏功耗。
2. 恒定电压等比例缩小规律（简称CV定律）a. 保持电源电压和阈值电压不变，器件的所有几何尺寸都缩小K倍，衬底掺杂浓度增加忆倍。
b. 集成度提高忆倍，速度提高K2倍。
c. 功耗增大K倍。
内部电场强度增大，载流子漂移速度饱和，限制器件驱动电流的增加。
3. 准恒定电场等比例缩小规则（QCE）器件尺寸将缩小K倍，衬底掺杂浓度增加K（ 1< <K）倍，而电源电压则只变为原来的/K 倍。
是CV和CE的折中。
需要高性能取接近于K,需要低功耗取接近于1。
写出电路的网表：A BJT AMPVCC 1 0 6Q1 2 3 0 MQRC 1 2 680RB 2 3 20KRL 5 0 1KC1 4 3 10UC2 2 5 10UVI 4 0 AC 1.MODEL MQ NPN IS=1E-14+BF=80 RB=50 VAF=100.OP.END常用器件的端口电极符号器件名称端口付号缩与Q （双极型晶体管） C （集电极），B （基极），E （发射极），S （衬底）M （MO场效应管） D （漏极），G （栅极），S （源极），B （衬底）J （结型场效应管） D （漏极），G （栅极），S （源极）B （砷化镓场效应管） D （漏极），G （栅极），S （源极）电路分析类型.OP直流工作点分析.TRAN瞬态分析• DC直流扫描分析• FOUR傅里叶分析•TF传输函数计算.MC豕特卡罗分析•SENS灵敏度分析•STEP参数扫描分析.AC交流小信号分析•WCASE最坏情况分析• NOISE噪声分析•TEMP温度设置第二章集成电路制作工艺集成电路加工过程中的薄膜：（P15）热氧化膜、电介质层、外延层、多晶硅、金属薄膜。
数字集成电路设计要点
数字IC流程:RTL design and simulationDC synthesisAPR（Auto Place and Route）PT timing analysisPhysical Verification采用工具：1. vi （输入），gcc （c模型）2 Modelsim（Questasim）/ VCS / IUS/ iverilog/ Verdi（仿真、调试）3 DC （综合）4 FM（形式验证）5 Astro （后端物理实现）//将换为ICC，已初步实现，未细检查，仅作参考6 PT（时序分析）7 IC51418 Calibre （后端验证）硬件一般要分为两部分：1 wishbone接口，解决通信问题2核心功能模块，真正实现功能Wishbone互连:1. 点到点方式，单独测试IP核时常用，或者片外互连2. 共享总线方式3. 交叉互连结构•构建SoC系统时采用；•需要选择交叉互连模块：wb_conmax、wb_conbus、tc_top等PDK：Process Design KitDC综合与时序约束RTL （Register Transfer Level ）TCL：Tool Command LanguageTk：ToolKit综合工具:•FPGASynplify / DC FPGA / Xilinx / Altera•ASICsynopsys: DC （主流，事实标准）cadence: BuildGates / PKS / RCDC : Design CompilerPKS: Physically Knowledgeable SynthesisRC : RTL compilersdc: synopsys design constraints约束sdf: standard delay format版式综合三阶段:•翻译/转换（此阶段工艺无关）•优化优化与映射同时进行•映射（此阶段工艺相关）将功能映射到目标工艺库上DC基本流程: 读入设计设置约束执行综合查看报告保存结果时钟树: 时钟是个非常重要的信号，要求到各个寄存器时钟端时延一致，后端设计会专门针对时钟布线，插入buf，形成时钟树，综合阶段不处理时钟，假设是理想时钟CDC信号：clock domain crossingAPR流程：Auto Place and Route++++++采用Astro工具ICC （IC Compiler）TDF文件（top design format）core 电源环：原则：尽量使用高层（1）高层金属厚（2）利于底层stdcell布线Astro APR：1. 基本概念2. 设计输入3. 布局规划floorplan4. 时序约束5. place6. 时钟树综合CTS7. 布线8. DFM9. 数据导出：•导出网表，用于LVS、后仿真等•导出GDSII数据：流片数据•导出SPEF：PT时序分析•导出SDF：后仿真时钟树综合CTS：Clock Tree Synthesisroute步骤：•先布时钟线(关键信号)•Timing setup•再布标准单元•Post-Route Opt以及CTO•Post-Route时序分析DFM：•天线效应：解决方案1：跳线，解决方案2：插入二极管•加Filler•过孔优化•Fill Notch and Gap• Add_label•添加Wire track物理验证:LVS: layout versus schematicANT：AntennaDRC：design rule check工具: ic5141 virtuoso , calibre步骤:1 准备ic5141环境（工艺库、基本库、快捷键、显示资源、Calibre配置等）2 stdcell、Pad库导入到ic51413 设计库aes_ASIC导入到ic51414 为电源PAD加label （LVS用）5 准备ANT/DRC/LVS规则文件6 LVS检查（先做，确认设计正确）7 ANT 检查与修正（先于DRC，ANT修正中可能会引入DRC）8 DRC检查与修正9 设计数据导出CDL: Circuit Description Language时序分析:Fmax(寄存器间最大时间决定)Tsu(setup)，Th(hold)Tco (从时钟到达到输出端稳定)Tpd(pin to pin delay，组合逻辑延迟)时序分析任务之一是：验证设计满足时序要求，如何验证？1.动态时序仿真（后仿真）：输入激励，分析波形。
数字集成电路--电路、系统与设计(第二版)复习资料
第一章 数字集成电路介绍第一个晶体管，Bell 实验室，1947第一个集成电路，Jack Kilby ，德州仪器，1958 摩尔定律：1965年，Gordon Moore 预言单个芯片上晶体管的数目每18到24个月翻一番。
(随时间呈指数增长)抽象层次：器件、电路、门、功能模块和系统 抽象即在每一个设计层次上，一个复杂模块的内部细节可以被抽象化并用一个黑匣子或模型来代替。
这一模型含有用来在下一层次上处理这一模块所需要的所有信息。
固定成本（非重复性费用）与销售量无关；设计所花费的时间和人工；受设计复杂性、设计技术难度以及设计人员产出率的影响；对于小批量产品，起主导作用。
可变成本 （重复性费用）与产品的产量成正比；直接用于制造产品的费用；包括产品所用部件的成本、组装费用以及测试费用。
每个集成电路的成本=每个集成电路的可变成本+固定成本/产量。
可变成本=（芯片成本+芯片测试成本+封装成本）/最终测试的成品率。
一个门对噪声的灵敏度是由噪声容限NM L （低电平噪声容限）和NM H （高电平噪声容限）来度量的。
为使一个数字电路能工作，噪声容限应当大于零，并且越大越好。
NM H = V OH - V IH NM L = V IL - V OL 再生性保证一个受干扰的信号在通过若干逻辑级后逐渐收敛回到额定电平中的一个。
一个门的VTC 应当具有一个增益绝对值大于1的过渡区(即不确定区)，该过渡区以两个有效的区域为界，合法区域的增益应当小于1。
理想数字门 特性：在过渡区有无限大的增益；门的阈值位于逻辑摆幅的中点；高电平和低电平噪声容限均等于这一摆幅的一半；输入和输出阻抗分别为无穷大和零。
传播延时、上升和下降时间的定义传播延时tp 定义了它对输入端信号变化的响应有多快。
它表示一个信号通过一个门时所经历的延时，定义为输入和输出波形的50%翻转点之间的时间。
上升和下降时间定义为在波形的10%和90%之间。
对于给定的工艺和门的拓扑结构，功耗和延时的乘积一般为一常数。
集成电路设计基础复习提纲.doc
集成电路设计基础复习提纲—EDA常用unix命令Ls:显示当前目录下的文件和路径Pwd:显示当前文件的绝对路径.cd :进入指定目录more显示文件内容cp;复制rm;删除mkdir;仓腱目录vi;创建或修改一个文件tar;打包文件zip ;压缩文件unzip ;解压文件ftp :传送文件二基本概念1版图设计CIW :命令解释窗口Library 库‘Reference Library,相关库Library Path ,库路径Cell单元View，视图Techfiler.tf,工艺文件cds.lib,库管理文件techfile.cds , ASCII 文件LSW ,涂层选择窗口display.drf ,图层显示文件LayerPurpose Pair;涂层用途配对,Cellview Attributes and Properties ;单元视图属性,Instance ,单元2 DIVA验正DRC,（设计规则检查）EXTRACT （提取）ERC（电路规则检查）LVS,（版图和电路图比较）Hierarchy （层次化），Flatten（平面化），Derived Layer （导出层），Original Layer （原始层）,Soft-Connect （软连接）,Recognition Layer （识别层），MatchType （匹配）,permute （交换），prune （删除）,三DIVA验正命令及操作1 DIVA程序结构Dre:图层工艺命令用限制块去包含或排除特定的命令群组改全局变量drc/extract dre命令去检测EXT程序结构预先设定提取设备的声明定义设备识别层定义终端名定义软连接如需定义连接声明完成声明输出2图层处理：geomNot, geomCat , GeomAnd, geomOr, geomAndNot, GeomXor, geomOutside, geomlnside, GeomButting, geomCoincident,geomEnclose ,geomOverlap, geomSize, geomStretch, saveDerived, copyGraphics, geomErase ,GeomXor这个命令输出两层或多层之间非公有的部分,geomNot（输出输入层的反），geomCat使所有的输入层连续。
《数字集成电路设计》复习提纲
《数字集成电路设计》复习提纲(1-7,10,11章)2011-121. 数字集成电路的成本包括哪几部分？2. 数字门的传播延时是如何定义的？3. 集成电路的设计规则(design rule)有什么作用？4. 什么是MOS晶体管的体效应？什么是沟道长度调制效应？5. 写出一个NMOS晶体管处于截止区、线性区、饱和区的判断条件，以及各工作区的源漏电流表达式（考虑短沟效应即沟道长度调制效应，不考虑速度饱和效应）注：NMOS晶体管的栅、源、漏、衬底分别用G、S、D、B表示。
6. MOS晶体管的本征电容有哪些来源？7. 对于一个CMOS反相器的电压传输特性，请标出A、B、C三点处NMOS管和PMOS管各自处于什么工作区？Vin=0、VDD、VM时，两个管子什么区？V DD8. 在CMOS 反相器中，NMOS 管的平均导通电阻为R eqn ，PMOS 管的平均导通电阻为R eqp ，请写出该反相器的总传播延时定义。
9. 减小一个数字门的延迟的方法有哪些？列出三种，并解释可能存在的弊端。
10. CMOS 电路的功耗有哪三类？这三类功耗分别由什么引起的？11. 同步寄存器的建立时间、维持时间、传播延时的含义是什么？V outV in0.511.522.512. 以下三级反相器链，请问使得总延迟最小的每级反相器的f 是多少？最小的总延迟是多少？假设标准反相器的延迟为t p0。
1C L = 8 C13.(1)用静态互补CMOS 门实现如下功能，画出电路连接图。
Out=AB+CD(2)为使上述逻辑门的延迟与以下尺寸的反相器相同，请给出各晶体管的尺寸。
反相器尺寸：NMOS 管=1，PMOS 管=2。
14. 分析下列动态电路的功能。
OutClkClkAB CM pM e15. 下面的电路是什么功能？16.描述超前进位加法器的基本原理。
17.CLK1和CLK2存在正时钟偏差，即CLK2比CLK1晚。
（1）给出最小时钟周期的约束表达式，考虑时钟偏差。
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《数字集成电路设计》复习提纲(1-7章)
2011-12
1. 数字集成电路的成本包括哪几部分？
●NRE (non-recurrent engineering) costs固定成本
●design time and effort, mask generation
●one-time cost factor
●Recurrent costs重复性费用或可变成本
●silicon processing, packaging, test
●proportional to volume
●proportional to chip area
2. 数字门的传播延时是如何定义的？
一个门的传播延时tp定义了它对输入端信号变化的响应有多快。
3. 集成电路的设计规则(design rule)有什么作用？
❑Interface between designer and process engineer
❑Guidelines for constructing process masks
❑Unit dimension: Minimum line width
▪scalable design rules: lambda parameter (可伸缩设计规则，其不足:只能在有限的尺寸范围内进行。
)
▪absolute dimensions (micron rules,用绝对尺寸来表示。
)
4. 什么是MOS晶体管的体效应？
5. 写出一个NMOS晶体管处于截止区、线性区、饱和区的判断条件，以及各工作区的源漏电流表达式（考虑短沟效应即沟道长度调制效应，不考虑速度饱和效应）
注：NMOS晶体管的栅、源、漏、衬底分别用G、S、D、B表示。
6. MOS晶体管的本征电容有哪些来源？
7. 对于一个CMOS反相器的电压传输特性，请标出A、B、C三点处NMOS管和PMOS管各自处于什么工作区？
Out
In
V DD
PMOS
NMOS
8. 在CMOS 反相器中，NMOS 管的平均导通电阻为R eqn ，PMOS 管的平均导通电阻为R eqp ，请写出该反相器的总传播延时定义。
9. 减小一个数字门的延迟的方法有哪些？列出三种，并解释可能存在的弊端。
❑ Keep capacitances small （减小CL ） ❑ Increase transistor sizes(增加W/L)
▪ watch out for self-loading! （会增加CL ）
❑ Increase VDD (????)
10. CMOS 电路的功耗有哪三类？这三类功耗分别由什么引起的？
V out
V in
0.511.52
2.5
0.5
11.522.5
NMOS res PMOS off NMOS sat PMOS sat NMOS off PMOS res
NMOS sat PMOS res NMOS res PMOS sat
• Dynamic Power Consumption
• Short Circuit Currents
• Leakage
Charging and Discharging Capacitors
Short Circuit Path between Supply Rails during Switching
Leaking diodes and transistors
11. 同步寄存器的建立时间、维持时间、传播延时的含义是什么？
12. 以下三级反相器链，请问使得总延迟最小的每级反相器的f 是多少？最小的总延迟是多少？假设标准反相器的延迟为t p0。
1
C L = 8 C In Out C 1
13.
(1)用静态互补CMOS 门实现如下功能，画出电路连接图。
Out=AB+CD
(2)为使上述逻辑门的延迟与以下尺寸的反相器相同，请给出各晶体管的尺寸。
反相器尺寸：NMOS管=1，PMOS管=2。
14. 分析下列动态电路的功能。
Out Clk
Clk
A
B
C
M
p
M
e
Dynamic Gate
A
B D
C
C D
A B
VDD
OUT 2
2
2
2
4 4
4 4
❑Once the output of a dynamic gate is discharged, it cannot be charged again until the next precharge operation.
❑Inputs to the gate can make at most one transition during evaluation.
❑Output can be in the high impedance state during and after evaluation (PDN off), state is stored on CL
15. 下面的电路是什么功能？
Mux-Based Latch
CLK
CLK
CLK
Q M Q M。