第5章 全定制IC设计(Calibre版图验证和XP下的HSPICE后仿)
Calibre DRC和LVS验证总结材料
Calibre学习总结第一章 Calibre简述1.1 Calibre 简介Calibre 作为Mentor Graphics 公司出品的后端物理验证（Physical Verification）工具，它提供了最为有效的DRC/LVS/ERC 解决方案，特别适合超大规模IC电路的物理验证。
它支持平坦化（Flat mode ）和层次化（Hierarchical mode）的验证，大大缩短了验证的过程；它高效可靠的性能已经被各大Foundry 认证，作为Tape Out 之前的验证标准。
它独有的RVE（Result ViewEnviroment）界面可以把验证错误反标到版图工具中去，而且良好的集成环境便于用户在版图和电路图之间轻松转换，大大提高了改错的效率。
xCalibre 具有版图寄生参数抽取的功能。
1．2手册在工作站下输入mgcdocs &命令，就可阅读Calibre的所有手册。
1．3几个常用的缩写命令1、SVRF---Standard Verification Rule Format（标准的检查文件）2、RVE---Results Viewing Environment(显示结果用的环境窗口)3、SVDB---Standard Verification Database (LVS results)4、DRC---Design Rule Checking5、LVS---Layout Versus Schematic6、ERC---Electrical Rule Checking第二章Calibre DRC2．1数据准备完成CalbireDRC需要的数据有版图数据和执行DRC检查的命令文件（Runset）。
版图数据支持GDSII、CIF、BINARY、ASCII 格式。
2．2流程图Runset Completed LayoutCalibre DRCASCII Report DRC Results DatabaseLocate Errors Using Calibre RVE and Layout Tool Correct Layout Errors2．3 DRC Runset File1 基本控制，原有DRACULA的file可以用drac_cvt sourcefile targetfile命令来转换。
cadence后仿教程
默认第一项是 spectre,意味着 INV_example_tes t里调用的是 INV_example的 schmatic view来 进行仿真
如要进行后仿我们得 修改Switch View List, 把calibre加在spectre 前面,意味着仿真的时 候INV_example_test 调用INV_example的 calibre view来进行仿 真,这就是后仿!!!
<3>指定提取哪些节点的寄生参数： 默认是ALL Nets（提取所有节点） 也可以自定义（Specified Nets）：可以提取除了指
定节点以外的所有节点（Exclude），也可以只提取指定的 节点（Include），在相应的文本框里写入节点的net名即 可，或者点击右侧的小箭头，然后在弹出的原理图里选择你 想输入的节点，按ESC键，你所选择的节点名就自动填在左 侧文本框中．
至此,我们仍未进行后仿,我们只是提取出 了寄生参数,并生成了带这些寄生参数的 calibre view,这都是为后仿做准备. 接下来介绍如何后仿.
方法一
1.打开测试平台,此 例是 INV_example_test. 2.打开ADE (仿真环 境)窗口 3.与仿真原理图不 同的是多出这一步: 点击Setup— >Environment 弹出一个配置窗口 (见下页)
6.Run PEX
弹出两个框：一个 是Calibre View配 置对话框（左 图），一个是寄生 参数文本（见下 页）． 注意左边两个设 置，其他默认即 可．
6.Run PEX
第一次运行PEX会弹 出映射文件向导， 引导大家生成 MAP文件． 以后就不用设置了． 除了寄生电阻寄生电 容以外，所有器件 都用st02中的模型 来映射．
Calibre后仿操作步骤.pdf
Calibre后仿1. 在用户目录(/home/用户名)下的Simulation文件夹中，新建一个存放后仿真文件的文件夹，如对本例的inverter则后仿文件夹名可取为“postinv”。
2. 新建一个inverter的schematic cellview，如取为inverter_simu，并画好inverter的电路图和进行相应的电路仿真。
仿真完成后，则会在simulation文件夹中生成一个相应的存放仿真结果的文件夹，且其文件夹名与schematic cellview name完全一样。
该文件夹中保存了仿真生成的电路网表(在文件夹“…/simulation/inverter_simu/spectre/schematic/netlist”中)和仿真分析结果(在文件夹“…/simulation/inverter_simu/spectre/schematic/psf”中，里面存入了dc、ac和tran分析的所有静态工作点、所有节点电压和电流等信息)。
将文件夹“…/simulation/inverter_simu/spectre/schematic/netlist”中的网表文件“input.scs”(该文件为spectre仿真时所运行的网表文件，相当Hspice的“.sp”文件)和文件夹“…/simulation/inverter_simu/spectre/schematic/psf”中“runObjFile”文件(该文件为查看仿真分析结果文件“dc-dc”、“ac-ac”和“tran-tran”中的节点电压电流等信息时的控制文件，里面包含了节点控制信息)复制到后仿文件夹“postinv”中。
注意：这里的schematic cellview(如取名为inverter_simu_1)最好是先建成symbol，然后再新建一个仿真用的schematic cellview(如取名为inverter_simu_2)。
后仿真calibre
name重复即可。比如，取做calibre_r，calibre_rc或calibre_rcc，以分别代
表不同的提取形式，本文中直接取成calibre。Cellmap File是描述寄生参量提
取前后器件对应关系的文件，默认的是./calview.cellmap，即 Virtuoso启动目
数提取。Calibre xRC被主流 foundry所支持，具有良好的精确性，特别是对于
模拟和射频电路，输出能够反标回主流的仿真工具中，满足不同的设计流程。使
用 Calibre xRC进行寄生参量提取时，选择 calibreview的输出形式，可以非常
方便的在 Virtuoso的 ADE中直接进行后仿真，以及进行前后仿真结果的比较。
6
XCELL YES语句。最后，采用 gate level的方式进行寄生参量提取，确保工具
将 RF器件识别为一子电路。如果采用 GUI的方式，在图 3所示的界面中，选择
gate level提取，而不是transistor level级提取。同时在input选项中的xcell
部分选择已写好的 xcell文件，如图 8所示。
给出了本例中的LNA前仿真和提取RCC之后的后仿真的瞬态结果对比。由此可见，
采用 calibreview的输出形式能够非常方便的在 Virtuoso的 ADE中进行后仿真
和比较前后仿真结果。
5
图 7 LNA前仿真和后仿真瞬态波形对比
使用 XCELL避免寄生参量的重复提取
图 1中，黑线框所示为 RF器件。与一般的 MOS器件不同，这类器件的模型
ASIC课程设计——MOS输出级电路设计与Hspice仿真
ASIC课程设计——MOS输出级电路设计与Hspice仿真————————————————————————————————作者：————————————————————————————————日期：目录一．背景介绍 (1)二．设计要求与任务 (2)三．电路原理及设计方法 (2)1．电阻负载共源级放大器电路原理分析 (3)2．有源负载共源放大器设计方法 (5)四．HSpice软件环境概述 (7)1．简介 (7)2．特点 (8)3．界面预览 (8)五．设计过程 (10)六．结果和讨论 (11)七．设计心得 (12)八．库文件程序附录 (13)一．背景介绍ASIC是Application Specific Integrated Circuit的英文缩写，在集成电路界被认为是一种为专门目的而设计的集成电路。
ASIC的设计方法和手段经历了几十年的发展演变，从最初的全手工设计已经发展到现在先进的可以全自动实现的过程。
在集成电路界ASIC被认为是一种为专门目的而设计的集成电路。
是指应特定用户要求和特定电子系统的需要而设计、制造的集成电路。
ASIC的特点是面向特定用户的需求，ASIC在批量生产时与通用集成电路相比具有体积更小、功耗更低、可靠性提高、性能提高、保密性增强、成本降低等优点。
ASIC分为全定制和半定制。
全定制设计需要设计者完成所有电路的设计，因此需要大量人力物力，灵活性好但开发效率低下。
如果设计较为理想，全定制能够比半定制的ASIC芯片运行速度更快。
半定制使用库里的标准逻辑单元（Standard Cell），设计时可以从标准逻辑单元库中选择SSI（门电路）、MSI（如加法器、比较器等）、数据通路（如ALU、存储器、总线等）、存储器甚至系统级模块（如乘法器、微控制器等）和IP核，这些逻辑单元已经布局完毕，而且设计得较为可靠，设计者可以较方便地完成系统设计。
现代ASIC常包含整个32-bit处理器，类似ROM、RAM、EEPROM、Flash的存储单元和其他模块. 这样的ASIC常被称为SoC（片上系统）。
IC设计流程之实现篇——全定制设计
IC设计流程之实现篇——全定制设计要谈IC设计的流程，⾸先得搞清楚IC和IC设计的分类。
集成电路芯⽚从⽤途上可以分为两⼤类：通⽤IC（如CPU、DRAM/SRAM、接⼝芯⽚等）和专⽤IC（ASIC）（Application Specific Integrated Circuit），ASIC是特定⽤途的IC。
从结构上可以分为数字IC、模拟IC和数模混合IC三种，⽽SOC（System On Chip，从属于数模混合IC）则会成为IC设计的主流。
从实现⽅法上IC设计⼜可以分为三种，全定制（full custom）、半定制（Semi-custom）和基于可编程器件的IC设计。
全定制设计⽅法是指基于晶体管级，所有器件和互连版图都⽤⼿⼯⽣成的设计⽅法，这种⽅法⽐较适合⼤批量⽣产、要求集成度⾼、速度快、⾯积⼩、功耗低的通⽤IC或ASIC。
基于门阵列（gate-array）和标准单元（standard-cell）的半定制设计由于其成本低、周期短、芯⽚利⽤率低⽽适合于⼩批量、速度快的芯⽚。
最后⼀种IC 设计⽅向，则是基于PLD或FPGA器件的IC设计模式，是⼀种“快速原型设计”，因其易⽤性和可编程性受到对IC制造⼯艺不甚熟悉的系统集成⽤户的欢迎，最⼤的特点就是只需懂得硬件描述语⾔就可以使⽤EDA⼯具写⼊芯⽚功能。
从采⽤的⼯艺可以分成双极型(bipolar)，MOS和其他的特殊⼯艺。
硅（Si）基半导体⼯艺中的双极型器件由于功耗⼤、集成度相对低，在近年随亚微⽶深亚微⽶⼯艺的的迅速发展，在速度上对MOS管已不具优势，因⽽很快被集成度⾼，功耗低、抗⼲扰能⼒强的MOS管所替代。
MOSFET⼯艺⼜可分为NMOS、PMOS和CMOS三种；其中CMOS⼯艺发展已经⼗分成熟，占据IC市场的绝⼤部分份额。
GaAs器件因为其在⾼频领域（可以在0.35um下很轻松作到10GHz）如微波IC中的⼴泛应⽤，其特殊的⼯艺也得到了深⼊研究。
⽽应⽤于视频采集领域的CCD传感器虽然也使⽤IC⼀样的平⾯⼯艺，但其实现和标准半导体⼯艺有很⼤不同。
Calibre DRC和LVS验证总结
Calibre DRC和LVS验证总结Calibre学习Calibre学习总结第一章 Calibre简述1. 1 Calibre 简介Calibre 作为Mentor Graphics 公司出品的后端物理验证(Physical Verification) 工具，它提供了最为有效的DRC/LVS/ERC 解决方案，特别适合超大规模IC电路的物理验证。
它支持平坦化(Flat mode )和层次化(Hierarchical mode)的验证，大大缩短了验证的过程;它高效可靠的性能已经被各大Foundry 认证，作为Tape Out 之前的验证标准。
它独有的RVE(Result ViewEnviroment)界面可以把验证错误反标到版图工具中去，而且良好的集成环境便于用户在版图和电路图之间轻松转换，大大提高了改错的效率。
xCalibre 具有版图寄生参数抽取的功能。
1(2手册在工作站下输入mgcdocs &命令，就可阅读Calibre的所有手册。
1(3几个常用的缩写命令1、 SVRF---Standard Verification Rule Format(标准的检查文件)2、 RVE---Results Viewing Environment(显示结果用的环境窗口)3、 SVDB---Standard Verification Database (LVS results)4、 DRC---Design Rule Checking5、 LVS---Layout Versus Schematic6、 ERC---Electrical Rule Checking陈远明第 1 页 10/29/2012Calibre学习第二章Calibre DRC 2( 1数据准备完成CalbireDRC需要的数据有版图数据和执行DRC检查的命令文件(Runset)。
版图数据支持GDSII、CIF、BINARY、ASCII 格式。
反相器设计前仿与后仿流程
目录前端电路设计与仿真 (2)第一节双反相器的前端设计流程 (2)1、画双反相器的visio原理图 (2)2、编写.sp文件 (2)第二节后端电路设计 (5)一、开启linux系统 (5)2、然后桌面右键重新打开Terminal (6)双反相器的后端设计流程 (8)一、schematic电路图绘制 (8)二、版图设计 (25)画版图一些技巧： (35)三、后端验证和提取 (37)第三节后端仿真 (44)其它知识 (48)前端电路设计与仿真第一节双反相器的前端设计流程1、画双反相器的visio原理图inV DDM2M3out图1.1其中双反相器的输入为in 输出为out，fa为内部节点。
电源电压VDD=1.8V，MOS管用的是TSMC的1.8V典型MOS管(在Hspice里面的名称为pch和nch，在Cadence里面的名称为pmos2v和nmos2v)。
2、编写.sp文件新建dualinv.txt文件然后将后缀名改为dualinv.sp文件具体实例.sp文件内容如下：.lib 'F:\Program Files\synopsys\rf018.l' TT 是TSMC用于仿真的模型文件位置和选择的具体工艺角*****这里选择TT工艺角***********划红线部分的数据请参考excel文件《尺寸对应6参数》，MOS管的W 不同对应的6个尺寸是不同的，但是这六个尺寸不随着L的变化而变化。
划紫色线条处的端口名称和顺序一定要一致MOS场效应晶体管描述语句：(与后端提取pex输出的网表格式相同) MMX D G S B MNAME <L=val> <W= val > <AD= val > <AS= val > <PD= val > <PS= val > <NRD= val > <NRS= val >2.1、在windowXP开始--程序这里打开Hspice程序2.2、弹出以下画面然后进行仿真1、打开.sp文件2、按下仿真按钮3形存放.sp文件的地址查看波形按钮按下后弹出以下对话框单击此处如果要查看内部节点的波形，双击Top处单击这些节点即可查看波形如果有多个子电路请单击此处的Top查看如果要查看测量语句的输出结果请查看 .MTO文件(用记事本打开)至此前端仿真教程结束第二节后端电路设计前序(打开Cadence软件)一、开启linux系统双击桌面虚拟机的图标选择Power on this virtual machine开启linux之后在桌面右键选择 Open Terminal输入 xhost local：命令按回车之后输入 su xue命令按回车，这样就进入了xue用户1、输入命令加载calibre软件的license，按回车，等到出现以下画面再关闭Terminal窗口2、然后桌面右键重新打开Terminal进入学用户，开启Cadence软件，如下图然后出现cadence软件的界面关闭这个help窗口，剩下下面这个窗口，这样cadence软件就开启了[如果在操作过程中关闭了cadence，只需要执行步骤2即可，步骤1加载calibre的license只在linux重启或者刚开启的时候运行一次就可以了。
后仿教程
calibre后仿教程大部分都是根据这个学习的，看这个网页就很不错的/p-97033935085.html首先是画电路，画版图，通过版图提取参数，用Assura能够提参数的话，这个就很简单了，提出来的参数文件是av_extracted，在setup，environment中加入这个选项第一行就是关于仿真的时候先跑哪个的问题。
可以加入av_extracted只要在schematic之前就可以，这样在仿真的时候就会先跑我们提取的电路了。
下面重点说一下calibre的提参数以及最后的仿真。
现在以bitcell_l为例说明一下：首先是画好原理图，版图后进行DRC，LVS的验证。
没有问题就进行pex的参数提取。
首先对于rule文件来说，做pex的rule文件与lvs的rule文件几乎是一样的，只是有稍微的差别，pex的rule里面加了几句话，就是包括了include *typ.R和*typ.C。
这两个文件就是提取电路所需要的，如果不包括这两个文件，rule本身的规则是对的，但是pex会提示无法提取电容。
（我用的是smic的工艺）output是最麻烦的，上面的transistor 还有RC就是提取的级别还有所需要提取的东西。
这个选项就是关于提取后面的东西，需要的calibreview还是spectre或者别的东西。
这个跟assura中的av_extracted是一样的。
后面的选项是名字的来源，这个提示的是：所以的名字需要都是大写，这样才能提取成功，否则总是找不到接口。
是schematic；maskLayout我没有用过这个，不知道这个能不能做后仿。
在这个新的文件夹下面自己为这个单独建一个cellmap file后面就出现下面的对话框这个就是很简单的aoto map pins就可以了，把smic18ee里面的调入就可以了，虽然每次都要这样走流程会比较麻烦，但是这样的好长就是不会出现错误，如果用过去的文件，如果没有这个device了就会报错，就不能生成文件，这是因为映射出现问题，就像提取了mos 但是找不到mos的symbol，也就无法形成schematic。
Virtuoso cadence 教程轻松学
IC设计基础
CADENCE
• 典型的实际分层次设计流程：
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IC设计基础
CADENCE
• 分层次设计流程主要适用于数字系统设 计，模拟IC设计基本上是手工设计。
• 即便是数字IC设计，也需要较多的人工 干预。
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IC设计基础
CADENCE
• IC设计方法
（1）全定制设计 （2）半定制设计
通道门阵列法 门海法
• 缺点：会有一定比例的后续工序无法适应软核IP设计， 从而造成一定程度的软核IP修正，在性能上有较大的 不可预知性。
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EDA概述
CADENCE
• 硬核IP（Hard IP）是经过布局、布线并针对某 一特定工艺库优化过的网表或物理级版图，通 常是GDSⅡ-Stream的文件形式。
• 优点：在功耗、尺寸方面都作了充分的优化， 有很好的预知性。
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IC设计基础
CADENCE
• 集成电路制造过程示意图：
3
IC设计基础
CADENCE
• 集成电路设计域主要包括三个方面： 行为设计（集成电路的功能设计） 结构设计（逻辑和电路设计） 物理设计（光刻掩模版的几何特性和物 理特性的具体实现）
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IC设计基础
CADENCE
• 集成电路设计层次主要包括五个层次：
• IP分三类： 软核IP 固核IP 硬核IP
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EDA概述
CADENCE
• 软核IP（soft IP）是用可综合的硬件描述语言描述的 RTL级电路功能块，不涉及用与什么工艺相关的电路 和电路元件实现这些描述。
• 优点：设计周期短，设计投入少，不涉及物理实现， 为后续设计留有很大发挥空间，增大了IP的灵活性和 适应性。
后仿真calibre
后仿真calibre使用 Calibre xRC实现 RFCMOS电路的寄生参量提取(附注注释 ming2010-1-7 14:53:15pin的名字最好全部用大写)及后仿真中国科学院微电子研究所郭慧民[摘要]Calibre xRC是 Mentor Graphics公司用于寄生参量提取的工具，其强大的功能和良好的易用性使其得到业界的广泛认可。
本文以采用RFCMOS工艺实现的LNA为例，介绍使用Calibre xRC对RFCMOS电路寄生参量提取，以 Calibreview形式输出以及在Virtuoso的ADE中直接后仿真的流程。
本文还将讨论 CalibrexRC特有的 XCELL方式对包含 RF器件的电路仿真结果的影响。
采用 Calibre xRC提取寄生参量采用 RFCMOS工艺设计低噪声放大器(LNA)，其电路图如图 1所示，版图如图2所示。
图 1 LNA的电路图1图 2 LNA的版图Calibre支持将其快捷方式嵌入在Virtuoso平台中。
用户只需在自己.cdsinit文件中加入以下一行语句：load( strcat( getShellEnvVar("MGC_HOME") "/lib/calibre.skl" )) 就可以在virtuoso的菜单中出现“calibre”一项，包含如下菜单：点击Run PEX，启动 Calibre xRC的GUI，如图 3所示。
Outputs 菜单中的Extraction Type里，第一项通常选择Transistor Level或Gate Level，分别代表晶体管级提取和门级提取。
第二项可以选择R+C+CC，R+C，R，C+CC，其中 R代表寄生电阻，C代表本征寄生电容，CC代表耦合电容。
第三项可以选择NoInductance，L或L+M，分别代表不提取电感，只提取自感和提取自感与互感。
这些设置由电路图的规模和提取的精度而定。
Hspice教程
第一章概论§1.1 HSPICE简介随着微电子技术的迅速发展以及集成电路规模不断提高，对电路性能的设计要求越来越严格，这势必对用于大规模集成电路设计的EDA工具提出越来越高的要求。
自1972年美国加利福尼亚大学柏克莱分校电机工程和计算机科学系开发的用于集成电路性能分析的电路模拟程序SPICE（Simulation Program with IC Emphasis）诞生以来，为适应现代微电子工业的发展，各种用于集成电路设计的电路模拟分析工具不断涌现。
HSPICE是Meta-Software公司为集成电路设计中的稳态分析，瞬态分析和频域分析等电路性能的模拟分析而开发的一个商业化通用电路模拟程序，它在柏克莱的SPICE（1972年推出），MicroSim公司的PSPICE （1984年推出）以及其它电路分析软件的基础上，又加入了一些新的功能，经过不断的改进，目前已被许多公司、大学和研究开发机构广泛应用。
HSPICE可与许多主要的EDA设计工具，诸如Candence,Workview等兼容，能提供许多重要的针对集成电路性能的电路仿真和设计结果。
采用HSPICE软件可以在直流到高于100MHz的微波频率范围内对电路作精确的仿真、分析和优化。
在实际应用中，HSPICE能提供关键性的电路模拟和设计方案，并且应用HSPICE进行电路模拟时，其电路规模仅取决于用户计算机的实际存储器容量。
§1.2 HSPICE的特点与结构HSPICE除了具备绝大多数SPICE特性外，还具有许多新的特点，主要有：!优越的收敛性!精确的模型参数，包括许多Foundry模型参数!层次式节点命名和参考!基于模型和库单元的电路优化，逐项或同时进行AC，DC和瞬态分析中的优化!具备蒙特卡罗（Monte Carlo）和最坏情况（worst-case）分析!对于参数化单元的输入、出和行为代数化!具备较高级逻辑模拟标准库的单元特性描述工具!对于PCB、多芯片系统、封装以及IC技术中连线间的几何损耗加以模拟在HSPICE中电路的分析类型及其内部建模情况如图1.2.1和图1.2.2所示：图1.2.1HSPICE的电路分析类型图1.2.2 HSPICE的内部建模技术集成电路设计中的分析和验证是一种典型的围绕一系列结构的试验和数据管理。
cadence后仿教程
6.Run PEX
弹出两个框：一个 是Calibre View配 置对话框（左 图），一个是寄生 参数文本（见下 页）． 注意左边两个设 置，其他默认即 可．
6.Run PEX
第一次运行PEX会弹 出映射文件向导， 引导大家生成 MAP文件． 以后就不用设置了． 除了寄生电阻寄生电 容以外，所有器件 都用st02中的模型 来映射．
默认第一项是 spectre,意味着 INV_example_tes t里调用的是 INV_example的 schmatic view来 进行仿真
如要进行后仿我们得 修改Switch View List, 把calibre加在spectre 前面,意味着仿真的时 候INV_example_test 调用INV_example的 calibre view来进行仿 真,这就是后仿!!!
设置好库文件和仿真类型,点击Run 即可开始后仿!
方法二:
请参见LAB2 里的
Mixed-level simulation (简单说就是建一个config 文件,可以自己配制仿真 所调用的view的类型)
得修改引用路径，直接写成绝对路径就行
引用了LVS文件， 所以说PEX之 前其实又做了 一遍LVS
点一下就可 以对文本 进行修改
4.设置Inputs选项
5.设置Outputs选项
<1>提取类型选择：R表示提取寄生电阻 C表示提取到地寄生电容 CC表示提取线间寄生电容 在电路规模较大情况下，一般不提电阻寄生电阻， 因为这会导致电路节点极剧增多，无法进行后仿， 所以电阻的提取只限示小模块电路．一般选C+CC.
PMOS管 NMOS管
寄生电容的映射模型 选择理想电容，即 analogLib中的cap． 如果你选择了提取寄 生电阻，那么相应 的应该选择 analogLib中的res. 最终弹出Calibre Info(如左图所示)， “0 warnings and 0 errors”说明 CalibreView成功生 成．
Hspice(中文实用版)
第一章概 论§1.1 HSPICE简介随着微电子技术的迅速发展以及集成电路规模不断提高，对电路性能的设计要求越来越严格，这势必对用于大规模集成电路设计的EDA工具提出越来越高的要求。
自1972年美国加利福尼亚大学柏克莱分校电机工程和计算机科学系开发的用于集成电路性能分析的电路模拟程序SPICE （Simulation Program with ICEmphasis）诞生以来，为适应现代微电子工业的发展，各种用于集成电路设计的电路模拟分析工具不断涌现。
HSPICE是MetaSoftware公司为集成电路设计中的稳态分析，瞬态分析和频域分析等电路性能的模拟分析而开发的一个商业化通用电路模拟程序，它在柏克莱的SPICE（1972年推出），MicroSim公司的PSPICE（1984年推出）以及其它电路分析软件的基础上，又加入了一些新的功能，经过不断的改进，目前已被许多公司、大学和研究开发机构广泛应用。
HSPICE可与许多主要的EDA设计工具，诸如Candence,Workview等兼容，能提供许多重要的针对集成电路性能的电路仿真和设计结果。
采用HSPICE软件可以在直流到高于100MHz的微波频率范围内对电路作精确的仿真、分析和优化。
在实际应用中，HSPICE能提供关键性的电路模拟和设计方案，并且应用HSPICE进行电路模拟时，其电路规模仅取决于用户计算机的实际存储器容量。
§1.2 HSPICE的特点与结构HSPICE除了具备绝大多数SPICE特性外，还具有许多新的特点，主要有：优越的收敛性精确的模型参数，包括许多Foundry模型参数层次式节点命名和参考基于模型和库单元的电路优化，逐项或同时进行AC，DC和瞬态分析中的优化具备蒙特卡罗（Monte Carlo）和最坏情况（worst-case）分析对于参数化单元的输入、出和行为代数化具备较高级逻辑模拟标准库的单元特性描述工具对于PCB、多芯片系统、封装以及IC技术中连线间的几何损耗加以模拟在HSPICE中电路的分析类型及其内部建模情况如图1.2.1和图1.2.2所示：图1.2.1HSPICE的电路分析类型图1.2.2 HSPICE的内部建模技术集成电路设计中的分析和验证是一种典型的围绕一系列结构的试验和数据管理。
CalibreDRC和LVS验证归纳
Calibre学习总结第一章Calibre简述1. 1 Calibre 简介Calibre 作为Mentor Graphics 公司出品的后端物理验证（Physical Verification）工具，它提供了最为有效的DRC/LVS/ERC 解决方案，特别适合超大规模IC电路的物理验证。
它支持平坦化（Flat mode ）和层次化（Hierarchical mode）的验证，大大缩短了验证的过程；它高效可靠的性能已经被各大Foundry 认证，作为Tape Out 之前的验证标准。
它独有的RVE（Result ViewEnviroment）界面可以把验证错误反标到版图工具中去，而且良好的集成环境便于用户在版图和电路图之间轻松转换，大大提高了改错的效率。
xCalibre 具有版图寄生参数抽取的功能。
1．2手册在工作站下输入mgcdocs &命令，就可阅读Calibre的所有手册。
1．3几个常用的缩写命令1、SVRF---Standard Verification Rule Format（标准的检查文件）2、RVE---Results Viewing Environment(显示结果用的环境窗口)3、SVDB---Standard Verification Database (LVS results)4、DRC---Design Rule Checking5、LVS---Layout Versus Schematic6、ERC---Electrical Rule Checking第二章Calibre DRC 2．1数据准备完成CalbireDRC 需要的数据有版图数据和执行DRC 检查的命令文件（Runset ）。
版图数据支持GDSII 、CIF 、BINARY 、ASCII 格式。
2．2流程图2．3 DRC Runset File1 基本控制，原有DRACULA 的file 可以用drac_cvt sourcefile targetfile 命令来转换。
LVS验证的实验指导
第五章物理验证（一）教学内容1．物理验证的概念；2．主流物理验证工具介绍；Calibre 是Mentor Graphics 的IC版图验证软件，此软件包括设计规则检查（DRC ）、版图与原理图一致性检查（LVS）、电气规则检查（ERC）、及版图寄生参数萃取（LPE）等验证功能。
其操作界面主要分为图形模式(GUI)(graphical user interface) Calibre Interactive与指令模式（Command Line），其中图形模式可以单独启动，亦可与Virtuoso 等软件相连接，其操作界面皆相同。
本章我们主要研究图形模式。
3.主要术语⏹SVRF---Standard Verification Rule Format（标准的检查文件）⏹RVE---Results Viewing Environment（显示结果用的环境窗口）⏹SVDB---Standard Verification Database (LVS results)⏹DRC---Design Rule Check（设计规则检查）⏹ERC---Electrical Rule Checking（电气规则检查）⏹LVS---Layout Versus Schematic（版图原理图一致性检查）⏹LPE---Layout Parasitic Extraction（版图寄生参数萃取）第二节LVS版图与原理图的一致性4.Calibre LVS 简介Calibre LVS 是一个出色的版图与线路图对比检查工具，具有高效率、高准确度和大容量等优点。
Calibre LVS 不仅可以对所有的“元件”进行验证，而且还能在不影响性能的条件下，处理无效数据。
主要表现在以下几个方面：(1) 运行模式快捷方便：Calibre LVS 有两种运行模式，即命令行模式和界面模式(Calibre Interactive-LVS)。
采用命令行模式可以快速输入控制命令，快速运行，其结果精确稳定。
calibre版图drc,lvs,pex和后仿真smic65
生成版图以及calibre的DRC、LVS、PEX和后仿真在schematic界面：Tools--design synthesis--layout XL；在layout界面：Design--generate from source，出现下图，按照下图所示进行选择：注意，在I/O pins,一列中，修改完后一定要单击Apply；Pin type一列，一定要单击undate；pin Label shape一列，单机呢Pin label options,出现右图，layer name改为选择same as pin。
然后单击ok,ok。
接下来，自动生成了mos管的版图，我们需要做的是进行连线。
首先按键盘F键，使图居中；然后按shift+ F键，出现详细的mos管内部结构图；之后，在菜单栏单击options—display，出现下图：X snap spacing和Ysnap spacing调的越小，画线时的精度就越大。
Display levels里的stop，一般写20，表示显示的层数。
开始连线，画版图。
、、、、、///画完以后，进行DRC检查：在layout界面：calibre--run drc，出现下图：第一次进行drc时，在load runset file对话框里，单击cancel。
单击Rules标签，在DRC rules file里，单击“…”，选择DRC文件，DRC Run directory里选择运行的目录，最好自己新建一个文件夹。
单击input标签，出现下图：选中export from layout viewer，单击output标签，出现下图：不用改其他都不用改，单击run DRC标签，开始检查设计规则。
界面如下图：将show all 改为show not waived，变成下图：红色的就是不满足设计规程的，需要改版图。
右击下图右边的数字，如“19,20,21,22”，选择highlight，就会在版图界面放大并标出出错的地方。
第5章 全定制IC设计(Calibre版图验证和XP下的HSPICE后仿)
第五章全定制IC设计（Calibre版图验证）在第三、四章已经介绍了电路图和版图的绘制（使用Cadence公司IC5141的Virtuoso Layout Editor），版图验证（使用Diva）和HSPICE后仿真（通过IC5141的ADE界面）。
目前，Calibre工具已经被众多设计公司、单元库、IP开发商和晶圆代工厂采用，作为深亚微米集成电路的物理验证工具，Calibre工具已经被集成到Cadence公司的Virtuoso Layout Editor 设计环境中。
本章将以十进制计数器为例（使用CSM 0.35um CMOS工艺），介绍Calibre验证工具的使用方法，并介绍XP平台下的HSPICE版图后仿真方法。
5.1 十进制计数器DRC（CSM 0.35um CMOS工艺）计数器是数字系统中应用最广泛的基本时序逻辑构件，本章以十进制计数为例，介绍Calibre验证工具的使用方法。
根据十进制计数器的构成原理，十进制计数器可由与非门，异或门和D触发器来表示一位十进制数的四位二进制编码。
分析步骤一般是：根据十进制加法计数器状态表画出卡诺图。
（1）由卡诺图得到表示该计数器工作状态的状态方程。
（2）由状态方程得到计数器的状态转换表（3）判断计数器的功能。
在前面的章节中已经学习了电路图与版图的绘制，在进行十进制计数器电路图的绘制时，首先绘制底层电路包括反相器，与非门，异或门及传输门等的Schematic, Symbol。
然后，调用单元电路画出十进制计数器的电路图。
绘制电路版图时，应先绘制底层电路对应的版图，并用Calibre进行相应的DRC，LVS，再画出整个电路版图。
十进制计数器的设计方法与逻辑电路图与电路图的绘制可参照第六章的实验七，版图绘制方法可参见第四章的4.1节。
版图绘制好后，为了保证版图能正确制出，在正式流片之前还必须作一些其他的工作，例如Design Rule Checking (DRC)。
cadence后仿教程netlist
使用Calibre实现电路的寄生参量提取后仿教程（一）首先简单介绍一下前仿，因为后仿网表的生成需要借助前仿的网表第一步：打开ADE。
点击Tools/Analog Enviroment。
点击后如下图所示：第二步，选择仿真类型，在ADE中点击Setup→Simulator/Directory/Host…，弹出如图所示。
在Simulator中选择HspiceD，选择好后，点击OK。
第三步，添加工艺库Model，在ADE中点击Setup→Model Libraries，弹出如图所示。
点击Browse…添加所需要的工艺库Model，以及相应的Section，添加好后点击OK。
第三步，添加仿真变量。
点击Analyses→Choose，在弹出的窗口中选择仿真的类型，本次为tran，下面填写仿真start为0 ，stop为15un（根据实际情况设置），步长step为10n ，MAX step为10n。
填好后点击OK。
第四步，产生网表。
点击Simulation→Netlist→Create。
弹出所产生的网表，点击File→Save As，在弹出的窗口中，在File Name中填入保存的名字。
点击OK，网表保存至打开icfb的地方。
（二）后仿的操作第一步，点击cliabre后选择Run PEX选项，如下图所示1、Rules菜单中PEX Rules File和PEX Rules Directory保持一致，指向运行PEX的规则（否则无法运行PEX）,设置好之后，点击File/Save Runset ,即可保存设置2、Inputs菜单中Netlist选项中选中Export from schemastic viewer3、Outputs 菜单中的Extraction Type 里，第一项通常选择Transistor Level 或Gate Level，分别代表晶体管级提取和门级提取。
第二项可以选择R+C+CC，R+C，R，C+CC，其中R代表寄生电阻，C 代表本征寄生电容，CC 代表耦合电容。
HspiceSpectre 介绍.
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Library Path Editor & Technology File Manager
Library Path Editor 可以对本用户的文件 路径进行修改
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一、进入Cadence软件包
方法一
安装并运行exeed软件， 使用putty软件（缘网下 载），在Host name处填 工作站地址，端口默认， 协议（protocol）选SSH， 如图所示，然后点击 Open。
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1、键入用户名和密码， 在提示符处键入: source/opt/demo/cds. env(回车) 2、setenv DISPLAY 本机ip:0.0(回车)，再 键入icfb&，出现的主 窗口如图所示:
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tran（瞬态分析）
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dc（直流分析）
dc（直流分析）可以在 直流条件下对 temperature，Design Variable，Component Parameter，Model Parameter进行扫描仿真 举例:对温度的扫描（测 量温度系数） 电路随电源电压变化的 变化曲线等
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Cadence中Spectre的模拟仿真
1、进入Cadence软件包 2、建立可进行SPECTRE模拟的单元文件 3、编辑可进行SPECTRE模拟的单元文件 4、模拟仿真的设置(重点) 5、模拟仿真结果的显示以及处理 6、分模块模拟(建立子模块) 7、运算放大器仿真实例
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第五章全定制IC设计（Calibre版图验证）在第三、四章已经介绍了电路图和版图的绘制（使用Cadence公司IC5141的Virtuoso Layout Editor），版图验证（使用Diva）和HSPICE后仿真（通过IC5141的ADE界面）。
目前，Calibre 工具已经被众多设计公司、单元库、IP开发商和晶圆代工厂采用，作为深亚微米集成电路的物理验证工具，Calibre工具已经被集成到Cadence公司的Virtuoso Layout Editor设计环境中。
本章将以十进制计数器为例（使用CSM CMOS工艺），介绍Calibre验证工具的使用方法，并介绍XP 平台下的HSPICE版图后仿真方法。
十进制计数器DRC（CSM CMOS工艺）计数器是数字系统中应用最广泛的基本时序逻辑构件，本章以十进制计数为例，介绍Calibre验证工具的使用方法。
根据十进制计数器的构成原理，十进制计数器可由与非门，异或门和D触发器来表示一位十进制数的四位二进制编码。
分析步骤一般是：根据十进制加法计数器状态表画出卡诺图。
（1）由卡诺图得到表示该计数器工作状态的状态方程。
（2）由状态方程得到计数器的状态转换表（3）判断计数器的功能。
在前面的章节中已经学习了电路图与版图的绘制，在进行十进制计数器电路图的绘制时，首先绘制底层电路包括反相器，与非门，异或门及传输门等的Schematic, Symbol。
然后，调用单元电路画出十进制计数器的电路图。
绘制电路版图时，应先绘制底层电路对应的版图，并用Calibre进行相应的DRC，LVS，再画出整个电路版图。
十进制计数器的设计方法与逻辑电路图与电路图的绘制可参照第六章的实验七，版图绘制方法可参见第四章的节。
版图绘制好后，为了保证版图能正确制出，在正式流片之前还必须作一些其他的工作，例如Design Rule Checking (DRC)。
DRC（设计规则检查）DRC概述DRC 的目的是保证版图满足流片厂家的设计规则，因为不是任何版图都能制造出来，只有满足厂家设计规则的版图才有可能成功制造出来。
DRC是验证设计的几何规则的，它保证版图符合流片厂家的要求。
如果不作这一步验证的话，就有可能发生线条在光刻过程中被刻断等情况，从而导致流片失败。
DRC实例分析使用Calibre进行DRC的运行步骤为：准备Rule File 和GDS File。
运行Calibre DRC。
分析DRC 结果，修正错误。
1、调入十进制计数器版图下面以十进制计数器为例（工艺）详细介绍版图的设计规则检查(DRC)。
使用一个已经做好的十进制计数器，将其调入Cadence库文件中，使其成为一个Pag文件。
首先将做好的十进制计数器文件包（COUNTER10）拷贝到工艺PDK对应的工作目录下，接下来在Linux终端下进入该工作目录，运行Cadence的IC5141设计软件。
启动IC5141后，点击菜单栏上的edit，选择library path。
出现图5-1窗口界面，选择OK。
图5-1 Library Path窗口选择library path->edit->add library，出来如图5-2所示的框图。
在Directory中选择COUNTER10文件的存放路径/home/yelifang/ylf_pdk，在Libirary中选择COUNTER10，点击Apply->OK。
COUNTER10文件包就调入Cadence库文件中，可直接使用了。
图5-2 Add Library 窗口添加好COUNTER10文件后，在如图5-3所示的库管理器（Library Manager ）窗口中，包含了十进制计数器的电路图，符号图，版图。
图5-4是十进制计数器的符号图，图5-5是十进制计数器的电路图，图5-6是十进制计数器的版图。
图5-3 库管理器窗口图5-4 十进制计数器符号图图5-5 十进制计数器电路图图5-6 十进制计数器版图2、Calibre的DRC启动做HSPICE后仿前，要先对版图进行DRC与LVS检查并运行PEX。
下面介绍使用Calibre进行DRC 检查的方法。
如图5-7所示，选择Calibre->Run DRC，则出现图5-8所示的DRC运行界面。
图5-7 运行DRC界面3、DRC的运行环境设置第一次使用DRC前，应先进行DRC的运行环境设置，用如下方法进行设置。
第一步：选择DRC运行设置文件drc_runset。
点击Run DRC后，则出来如图5-8的DRC规则文件设置界面，选择DRC运行设置文件drc_runset。
图5-8 DRC运行设置文件第二步：选择DRC规则文件路径与运行目录。
图5-8中选择“OK”后，则出现图5-9所示的DRC 规则文件路径与运行目录的设置界面。
填入你的规则文件路径以及你的DRC运行目录，当你选择的规则文件路径以及DRC运行目录出现红色的字时，说明你的选择是错误的，只有当它显示绿色时才是正确的。
填入你的规则文件路径填入你的DRC运行目录图5-9 DRC规则文件路径与运行目录的设置界面第三步：设置环境变量。
选择Setup->Set Environment，设置规则文件中的环境变量，如图5-10所示。
填入规则文件路径，应为pdk_install_directory/calibre/drc图5-10 环境变量设置界面第四步：设置需要检查的规则。
选择Setup->Select Checks，如图所示。
图5-11 Select Checks选择界面在出现的图5-12对话框中，选择top_4M的两条规则，并保持其他默认选项。
到此DRC的运行环境设置完毕。
最后，点击File->Save runset对运行环境设置进行保存，下次DRC时，就可以直接运行，不需再设置。
图5-12 规则界面4、DRC运行方法如图5-13所示，单击Run DRC运行，运行信息可以在CIW窗口看到。
图5-13 正确的运行结果5、版图查错若出现图5-14所示的结果，则表示版图有错误。
图5-14显示版图有两处错误，错误提示是“metal1 spacing=”，错误应该是metal1的最小间距不满足。
同时在版图上也会出现发亮的区域（如果有错误）。
双击5-14的数值后，在版图上也会高亮显示错误的区域。
修改完版图，用Calibre再作DRC检查，直到通过DRC。
图5-14 有错误的DRC运行结果§ LVSLVS概述LVS的目的就是证明版图与电路图的网表是一致的。
Calibre LVS是一个出色的版图与线路图对比检查工具，具有高效率、高准确度和大容量等优点。
LVS的流程是：从版图中提取出（extract）网表。
将提取出的网表与电路图网表进行比较。
如果两个网表不一样，应修改版图，直到版图网表与电路图网表相一致。
LVS实例下面以实例说明LVS运行方法。
1、LVS的启动如图5-15所示，选择Calibre->Run LVS，出现如图5-16所示的LVS运行界面。
图5-15 运行LVS界面2、LVS的运行环境设置第一次使用LVS前，应先进行LVS的运行环境设置，用如下方法进行设置。
第一步：选择LVS运行设置文件lvs_runset。
在图5-16界面点Rules进行lvs_runset设置。
图5-16 LVS设置文件界面所示。
第二步：选择LVS规则文件路径与运行目录。
填入正确的规则文件地址路径，如图5-17第三步：选择电路导出网表，如图5-18如图。
图5-18 电路导出网表选择界面第四步：LVS环境变量设置。
选择Setup->Set Environment，按图5-19设置环境变量。
最后，点击File->Save runset对运行环境设置进行保存，下次LVS时，就可以直接运行，不需再设置。
改成自己的运行目录与安装目录路径图5-19 LVS环境变量设置界面3、LVS运行方法与查错设置完以后单击Run，开始LVS，片刻后就会弹出一个窗口表示LVS完成或者失败。
图5-20中右边的红框内容显示绿色，则通过了LVS，若为红色，则说明版图有错。
可以点击图5-20左边的LVSReport，里面有提示版图哪里出错了，再对此进行修改。
图5-20 LVS运行结果§ 寄生参数抽取PEX及HSPICE后仿真寄生参数抽取1、PEX的启动选择Calibre->Run PEX，如图5-21所示。
图5-21 运行PEX界面3、PEX的运行环境设置第一次使用PEX前，应先进行PEX的运行环境设置，用如下方法进行设置。
第一步：选择PEX运行设置文件pex_runset，如图5-22所示。
图5-22 PEX设置文件界面第二步：选择PEX规则文件路径与运行目录，如图5-23所示。
规则文件同LVS图5-23 PEX规则文件路径与运行目录设置界面第三步：PEX环境变量设置。
选择Setup->Set Environment，按图5-24设置环境变量，将图5-24中的三个红框内容改成自己实际的运行目录，之后选择蓝框的内容，点击OK。
图5-24 PEX环境设置界面第四步：选择输出格式。
如图5-25如图，输出格式设为CALIBREVIEW。
图5-25 输出格式选择界面第五步：选择PEX选项。
点Setup->PEX Options，如图5-26所示，选择寄生电容参数选项。
在Include 选项中选择<pdk_install_directory>/pex/INCLUDE/。
图5-26 寄生电容参数选择界面最后，点击File->Save runset对运行环境设置进行保存，下次PEX时，就可以直接运行，不需再设置。
3、PEX运行方法运行选项选择界面如图5-27所示，按Run PEX即进行PEX运行。
运行PEX时，要通过“Run Control”多次进行设置。
第一次按Run PEX运行前，这里三个选项都选中，出现Calibre finished with Error:SIGABRT错误；第二次按Run PEX运行前，选中第二、三个选项，出现Calibre finished with Error: SIGABRT错误；第三次按Run PEX运行前，仅选中最后一个选项。
运行后出现图5-28，按图选择后，点击OK。
第一次，这里的三个选项都选中，出现Calibre finished with,Error:SIGABRT错误第二次，选中第二、三个选项，出现Calibre finished with,Error:SIGABRT错误第三次，仅选中最后一个选项图5-27 运行选项选择界面图5-28 运行结果界面抽取成功后，View中出现了Calibre，如图5-29所示。