FPGA 用verilog语言写的花样流水灯包含四种变换
verilog- HDL实现流水灯
用verilog实现流水灯module flow_deng(input wire pin_clk_in,input wire pin_rest_n ,input wire [1:0] pin_ctrl,output reg [7:0] pin_led_out);wire clk ;reg [31: 0] counter32;//fen pingalways @ (posedge pin_clk_in or negedge pin_rest_n) begin if(pin_rest_n==1'b0) begincounter32 <= 32'b0;endelse begincounter32 <= counter32+1'b1;endendassign clk = counter32[3] ; //16 fen pinreg [4:0] state;parameter [4:0] IDLE =5'b0_0001;parameter [4:0] RIGHT =5'b0_0010;parameter [4:0] LEFT =5'b0_0100;parameter [4:0] DOUB_LEFT =5'b0_1000;parameter [4:0] ERROR =5'b1_0000;reg [4:0] cur_sta;always @ (posedge clk or negedge pin_rest_n) begin if(pin_rest_n==1'b0) beginstate <= IDLE ;endelse begincase (state)IDLE : beginif (pin_ctrl==2'b00) beginstate <= LEFT ;endelse if (pin_ctrl==2'b01) beginstate <= RIGHT ;endelse if (pin_ctrl==2'b10) beginstate <= DOUB_LEFT ;endelse beginstate <= ERROR ;endendLEFT : beginif (pin_ctrl==2'b00) beginstate <= LEFT ;endelse if (pin_ctrl==2'b01) beginstate <= RIGHT ;endelse if (pin_ctrl==2'b10) beginstate <= DOUB_LEFT ;endelse beginstate <= ERROR ;endendRIGHT : beginif (pin_ctrl==2'b00) beginstate <= LEFT ;endelse if (pin_ctrl==2'b01) beginstate <= RIGHT ;endelse if (pin_ctrl==2'b10) beginstate <= DOUB_LEFT ;endelse beginstate <= ERROR ;endendDOUB_LEFT : beginif (pin_ctrl==2'b00) beginstate <= LEFT ;endelse if (pin_ctrl==2'b01) beginstate <= RIGHT ;endelse if (pin_ctrl==2'b10) beginstate <= DOUB_LEFT ;endelse beginstate <= ERROR ;endendERROR : beginif (pin_ctrl==2'b00) beginstate <= LEFT ;endelse if (pin_ctrl==2'b01) beginstate <= RIGHT ;endelse if (pin_ctrl==2'b10) beginstate <= DOUB_LEFT ;endelse beginstate <= ERROR ;endenddefault: state <= IDLE ;endcaseendendalways @ (posedge clk or negedge pin_rest_n) beginif (pin_rest_n == 1'b0) beginpin_led_out[7:0]<=8'b0000_0000 ;endelse begincase (state)IDLE : beginpin_led_out [7:0] <=8'b0000_0000 ;endLEFT : beginif((pin_led_out[0]+pin_led_out[1]+pin_led_out[2]+pin_led_out[3]+pin_led_out[4]+pin_led_out[5]+pin_led_out[6]+pin_led_out[7])!=8'd1 ) beginpin_led_out[7:0] <= 8'b0000_0001;endelse beginpin_led_out[7:1] <= pin_led_out[6:0];pin_led_out[0] <= pin_led_out[7];endendRIGHT : beginif((pin_led_out[0]+pin_led_out[1]+pin_led_out[2]+pin_led_out[3]+pin_led_out[4]+pin_led_out[5 ]+pin_led_out[6]+pin_led_out[7])!=8'd1 ) beginpin_led_out [7:0] <= 8'b0000_0001 ;endelse beginpin_led_out [6:0] <= pin_led_out [7:1] ;pin_led_out [7] <= pin_led_out [0] ;endendDOUB_LEFT : beginif((pin_led_out[0]+pin_led_out[1]+pin_led_out[2]+pin_led_out[3]+pin_led_out[4]+pin_led_out[5] +pin_led_out[6]+pin_led_out[7])!=8'd2 ) beginpin_led_out [7:0] <= 8'b0000_0011 ;endelse beginpin_led_out [7:1] <= pin_led_out [6:0] ;pin_led_out [0] <= pin_led_out [7] ;endendERROR : beginpin_led_out [7:0]<=8'b1111_1111;enddefault : pin_led_out [7:0] <= 8'b0000_0000;endcaseendendendmodule。
基于FPGA的verilog的流水灯程序
基于FPGA的流水灯verilog程序`define cnt 17d7840 //cnt是计数量此处计时0.5s。
我调试的板子晶振频率是50MHZ。
32’h17d7840就是0.5s 。
这个十六进制的数值你可以用电脑自带的计数器转换的。
`define cnt_n 17d7841 //cnt值加一，用于下边的计数寄存器led_cnt的复位module led_new (clk,rest,led);input clk;input rest;output [7:0]led;reg [7:0]led;reg [7:0]led_n;reg [31:0] led_cnt;always@(posedge clk or negedge rest)beginif(!rest) led<=8'h80;else led<=led_n;endalways@(*)beginif(!rest) led_n=8'h00;else if(led_cnt==32'h`cnt) led_n={led[6:0],led[7]};else led_n=led;endalways@(posedge clk or negedge rest)beginif(!rest) led_cnt<=32'h0;else if(led_cnt==32'h`cnt_n) led_cnt<=32'h0;else led_cnt<=led_cnt+1'b1;endendmodule十进制数转换成十六进制的操作：先在电脑的开始》附件》计数器；打开计数器，点击“科学型”，窗口右边的键盘输入你想要的计数值，然后再点十六进制就行了QUARTUS II里面的引脚绑定其中clk是芯片内部时钟，仔细观察板子，观察晶振连进板子的那个引脚就是时钟引脚了。
我板子上边标示的是clk0/17。
注意：把程序复制进去的时候请把那些注释删掉，因为我写那些注释只是在WORD文档写而已的。
四种亮灯方式自由切换的跑马灯（用veriloghdl语言编写的跑马灯程序）
四种亮灯方式自由切换的跑马灯（用veriloghdl语言编写的跑马灯程序）//产生四种亮灯方式的跑马灯module zmk(mclk,reset,type,ledout);input mclk,reset;input[1:0] type;output [5:0] ledout;reg [5:0] ledout;reg [24:0] count;reg [4:0] state;wire clk;//分频器always@(posedge mclk)count=count+1;assign clk=count[23];//当type变化的时候对state进行清零reg[1:0] type_delay;wire type_change;always @ (posedge clk)type_delay <= type;assign type_change=(type!=type_delay)?1:0;always @ (posedge clk )beginif(reset==0) //初始化语句begin ledout=6'b000000;state<=0;endelseif(type_change)//对state进行清零state<=4'b1;elsebegincase(state)4'b0001:ledout=6'b011111;//第一个灯亮4'b0010:ledout=6'b101111;//第二个灯亮4'b0011:ledout=6'b110111;//第三个灯亮4'b0100:ledout=6'b111011;//第四个灯亮4'b0101:ledout=6'b111101;//第五个灯亮4'b0110:ledout=6'b111110;//第六个灯亮4'b0111:ledout=6'b111101;//第五个灯亮4'b1000:ledout=6'b111011;//第四个灯亮4'b1001:ledout=6'b110111;//第三个灯亮4'b1010:ledout=6'b101111;//第二个灯亮default :ledout=6'b000000;endcasestate=state+1; //计数器产生state的各种状态if(state==4'b1011)state=5'b00001;endelseif(type==2'b01)begincase(state)4'b0001:ledout=6'b101010;4'b0010:ledout=6'b010101;default :ledout=6'b000000;endcasestate=state+1;if(state==4'b0011)state=5'b00001;endelsebegincase(state)4'b0001:ledout=6'b110011;4'b0010:ledout=6'b101101;4'b0011:ledout=6'b011110;4'b0100:ledout=6'b101101; default :ledout=6'b000000; endcasestate=state+1;if(state==4'b0101)state=5'b00001; endelseif(type==2'b11)begincase(state)5'b00001:ledout=6'b111110;5'b00010:ledout=6'b111101;5'b00011:ledout=6'b111011;5'b00100:ledout=6'b110111;5'b00101:ledout=6'b101111;5'b00110:ledout=6'b011111;5'b00111:ledout=6'b001111;5'b01000:ledout=6'b010111;5'b01001:ledout=6'b011011;5'b01010:ledout=6'b011101;5'b01011:ledout=6'b011110;5'b01100:ledout=6'b011100;5'b01101:ledout=6'b011010;5'b01110:ledout=6'b010110;5'b01111:ledout=6'b001110;5'b10000:ledout=6'b000110;5'b10001:ledout=6'b001010;5'b10010:ledout=6'b001100;5'b10011:ledout=6'b001000;5'b10100:ledout=6'b000100;5'b10101:ledout=6'b001000;5'b10110:ledout=6'b000000;5'b10111:ledout=6'b111111;5'b11000:ledout=6'b000000;5'b11001:ledout=6'b111111;5'b11010:ledout=6'b000000;default :ledout=6'b000000;endcasestate=state+1;if(state==5'b11011)state=5'b00001; end endendmodule。
基于FPGA的流水灯
基于FPGA的流水灯概述流水灯是一种常见的电子实验项目，也是学习数字电路和FPGA编程的入门项目之一。
本文介绍了如何使用FPGA实现一个基于流水灯的电子项目。
需求流水灯项目的主要需求是将一组LED灯以一定的速率顺序点亮，然后逐个熄灭，再以同样的速率顺序点亮下一个LED 灯，如此循环。
硬件设计FPGA板在本项目中，我们使用一块支持FPGA编程的开发板。
可选的FPGA开发板包括Xilinx的Nexys 4或Digilent的Basys 3等。
LED灯流水灯需要一组LED灯来显示效果。
我们将使用FPGA开发板上的LED灯作为显示单元。
连接将LED灯的阳极连接到FPGA开发板的GPIO引脚上，并将其地连接到电路板上的公共地线。
软件设计硬件描述语言（HDL）HDL是一种用于描述数字电路和FPGA的语言。
常用的HDL包括VHDL和Verilog。
我们将使用Verilog作为本项目的HDL语言。
Verilog代码下面是一个基于FPGA的流水灯的Verilog代码示例：module led_shifter(input clk,output reg [7:0] leds);reg [25:0] counter;always @(posedge clk) begincounter <= counter + 1;if (counter == 26'd255) begincounter <= 0;leds <= leds << 1;endendendmodule上述Verilog代码中，我们定义了一个led_shifter模块，该模块接受一条时钟信号（clk）和一个用于控制LED灯的8位寄存器（leds）。
leds寄存器表示LED灯的状态，其中每个位代表一个LED灯。
在always块中，我们使用一个计数器counter来计算时钟脉冲的数量。
当计数器的值达到255时，即过了一定的时钟周期，我们将计数器重置为0，并将leds寄存器向左移动一位，即将下一个LED灯点亮。
最新verilog语言的FPGA变速花样流水灯设计
v e r i l o g语言的F PG A变速花样流水灯设计基于XILINX--XSE500E型FPGA的变速流水灯以及花样流水灯的verilog语言设计摘要临近大四毕业，诸多工科院校电子电科通信等专业会选择用FPGA项目作为课程设计的课题，笔者同样经历了这个过程，收获颇多，在此将设计成果在此分享，以帮助大家更好掌握FPGA设计。
FPGA种类繁多，时效性非常好，设计过程中十分注重实时性，在时间点控制上非常优秀。
此次设计采用XILINX的XSE500E型芯片的开发板，芯片采用FG320型接口，速度级别-4。
板载时钟50MHz，如需其他时钟周期，可采用IP 核中的clocking，其中的 DCM可以实现变频，引入DCM，输入频率50MHz，输出频率填入需要的频率即可，之后进行实例化。
此外，可以借助计数器进行延时减速，此次设计采用了计数器延时方法。
本次列举了四种流水灯相关设计：普通流水灯（向左和向右滚动），自动反复式流水灯（到最右端自动向左滚动，到左端自动向右滚动），花样流水灯，变速流水灯。
谢谢大家的支持！正文一，普通流水灯1，建模思想普通流水灯，可以向右滚动，到最右端返回最左端，也可以向左滚动，到最左端返回最右端。
普通流水灯模块涉及的端口有：clk，它是时钟输入，一般就是板载时钟，这里是50MHz，具体参照开发板说明。
还有复位输入rst,高电平有效。
此外就是led端口，这个端口有8根管脚，共8位，连接8个led灯。
采用verilog语言，端口定义格式如下：module led(input clk,input rst,output reg[7:0] led //此行定义说明led端口既是驱动管脚的，又是寄存器);采用过程建模，这里不采用行为建模和功能建模，因为这个过程就是一个大循环，规律性极强。
由于板载时钟50MHz,如果每个时钟周期都要滚动流水灯，那么速度是惊人的，人眼根本无法分辨。
所以采用计数器延时，当计数达到约4千万时候，驱动系统进行动作，可以判断，也可以进行流水灯动作。
verilog流水灯（注释版）
else
begin
count<=count+1; //开始计数
if(count==41'hff_ff_ff) //计数41 ’hff_ff_ff的时间结束，这时间是灯亮的持续时间
begin
led<=led>>1; //led移位输出
count<=0; //一个灯亮完归零，下一个灯重新计数
if(led==8'h0) //8个灯亮了个遍
led<=8'h80;//重新回到第一个灯
end
end
end
endmodule
// testbench.v
`timescale 1ns/1ns
module testbench();
reg clk;
reg rst;
wire [7:0] led;
parameter period = 20;//测试时钟频率
重新回到第一个灯endendendendmodule
verilog流水灯（注释版）
八个流水灯
/*功能描述：是八个led灯呈流水灯形式闪烁*/
module led(
clk48M, //48M时钟输入
RSTn, //复位信号，高电平复位?
led //led输出
);
input clk48M;
input RSTn;
always #(period/2) clk = ~c = 0;
rst = 0;
#10 rst = 1;
end
led led_0(.clk48M(clk),.RSTn(rst),.led(led)); endmodule
output[7:0] led;
verilog语言的FPGA变速花样流水灯设计
基于XILI NX--XSE500E型FPGA的变速流水灯以及花样流水灯的ve rilog语言设计摘要临近大四毕业，诸多工科院校电子电科通信等专业会选择用FP GA项目作为课程设计的课题，笔者同样经历了这个过程，收获颇多，在此将设计成果在此分享，以帮助大家更好掌握FP GA设计。
FPGA种类繁多，时效性非常好，设计过程中十分注重实时性，在时间点控制上非常优秀。
此次设计采用X ILINX的XSE500E型芯片的开发板，芯片采用FG320型接口，速度级别-4。
板载时钟50MHz，如需其他时钟周期，可采用IP核中的clo cking，其中的 DCM可以实现变频，引入DCM，输入频率50MHz，输出频率填入需要的频率即可，之后进行实例化。
此外，可以借助计数器进行延时减速，此次设计采用了计数器延时方法。
本次列举了四种流水灯相关设计：普通流水灯（向左和向右滚动），自动反复式流水灯（到最右端自动向左滚动，到左端自动向右滚动），花样流水灯，变速流水灯。
谢谢大家的支持！正文一，普通流水灯1，建模思想普通流水灯，可以向右滚动，到最右端返回最左端，也可以向左滚动，到最左端返回最右端。
普通流水灯模块涉及的端口有：clk，它是时钟输入，一般就是板载时钟，这里是50MHz，具体参照开发板说明。
还有复位输入r st,高电平有效。
此外就是le d端口，这个端口有8根管脚，共8位，连接8个le d灯。
采用veri log语言，端口定义格式如下：module led(inputclk,inputrst,output reg[7:0] led //此行定义说明l ed端口既是驱动管脚的，又是寄存器);采用过程建模，这里不采用行为建模和功能建模，因为这个过程就是一个大循环，规律性极强。
VHDL_fpga_数电实验_彩灯_LED_实验报告
彩灯VHDL设计在日常生活中，为了增加聚会或是过节氛围，经常要使用到彩灯循环点亮。
单一的循环可能无法起到理想的效果，通过不同花样的变换则能够很好的完成任务。
多路彩灯循环控制可以有多种实现方法，例如利用单片机可以实现，利用数字电路时序逻辑也可以实现。
我们这里利用VHDL语言实现对多路彩灯的控制。
彩灯的一种点亮方式经过足够长的延时后，转变为了其他的点亮方式。
这就需要一个CLK信号完成，CLK信号可以由晶体振荡器或者是振荡电路产生。
至于各种不同花样彩灯的变换，我们可以通过增加输入信号Sel来控制。
Sel为两位二进制数，分别为00，01，10，11，四种状态对应四种花样。
同时系统还需一个复位信号实现对电路的清零控制。
输出八位彩灯，我们这里用LED发光二极管代替。
当电路输出为“1”时，LED点亮。
当电路输出为“0”时，LED熄灭。
利用VHDL语言实现该功能程序如下:LIBRARY IEEE;USE IEEE.std_logic_1164.ALL;USE IEEE.std_logic_ARITH.ALL;USE IEEE.std_logic_UNSIGNED.ALL;ENTITY cd ISport( clk,clk_use:in std_logic;rst:in std_logic;light:out std_logic_vector(7 downto 0));END cd;ARCHITECTURE control OF cd IStype states is (s0,s1,s2,s3,s4,s5);signal state:states;SIGNAL clk1ms:std_logic:='0';SIGNAL cnt1:std_logic_vector(3 downto 0):="0000";SIGNAL cnt2:std_logic_vector(3 downto 0):="0000";SIGNAL cnt3:std_logic_vector(2 downto 0):="000";SIGNAL cnt4:std_logic_vector(2 downto 0):="000";SIGNAL cnt5:std_logic_vector(3 downto 0):="0000";SIGNAL cnt6:std_logic_vector(3 downto 0):="0000";BEGINPROCESS(clk1ms)BEGINif clk1ms'event and clk1ms='1' thenif state=s0 then --第一种彩灯花样的程序if (cnt1="1111") thencnt1<="0000";else cnt1<= cnt1+1;end if;case cnt1 iswhen "0000"=>light<="10000000";when "0001"=>light<="10100000";when "0010"=>light<="10101000"; when "0011"=>light<="10101010"; when "0100"=>light<="11101010"; when "0101"=>light<="11111010"; when "0110"=>light<="11111110"; when "0111"=>light<="11111111"; when "1000"=>light<="11111110"; when "1001"=>light<="11111010"; when "1010"=>light<="11101010"; when "1011"=>light<="10101010"; when "1100"=>light<="10101000"; when "1101"=>light<="10100000"; when "1110"=>light<="10000000"; when others=>light<="00000000";end case;elsif state=s1 then -- 第二种彩灯花样的程序if cnt2="1111" thenCnt2<="0000";else cnt2<= cnt2+1;end if;case cnt2 iswhen "0000"=>light<="11111111"; when "0001"=>light<="01111111"; when "0010"=>light<="00111111"; when "0011"=>light<="00011111"; when "0100"=>light<="00001111"; when "0101"=>light<="00000111"; when "0110"=>light<="00000011"; when "0111"=>light<="00000001"; when "1000"=>light<="00000011"; when "1001"=>light<="00000111"; when "1010"=>light<="00001111"; when "1011"=>light<="00011111"; when "1100"=>light<="00111111"; when "1101"=>light<="01111111"; when "1110"=>light<="11111111"; when others=>light<="00000000";end case;elsif state=s2 then -- 第三种彩灯花样的程序if cnt3="100" thenCnt3<="000";else cnt3<= cnt3+1;end if;case cnt3 iswhen "000"=>light<="10000001"; when "001"=>light<="11000011"; when "010"=>light<="11100111"; when "011"=>light<="11111111"; when others=>light<="00000000";end case;elsif state=s3 then -- 第四种彩灯花样的程序if cnt4="100" thencnt4<="000";else cnt4<= cnt4+1;end if;case cnt4 iswhen "000"=>light<="00011000"; when "001"=>light<="00111100"; when "010"=>light<="01111110"; when "011"=>light<="11111111"; when others=>light<="00000000";end case;elsif state=s4 then --第五种彩灯花样的程序if cnt5="1111" thenCnt5<="0000";else cnt5<=cnt5+1;end if;case cnt5 iswhen "0000"=>light<="11000000"; when "0001"=>light<="01100000"; when "0010"=>light<="00110000"; when "0011"=>light<="00011000"; when "0100"=>light<="00001100"; when "0101"=>light<="00000110"; when "0110"=>light<="00000011"; when "0111"=>light<="00000110"; when "1000"=>light<="00001100"; when "1001"=>light<="00011000"; when "1010"=>light<="00110000"; when "1011"=>light<="01100000"; when "1100"=>light<="11000000"; when others=>light<="00000000";end case;elsif state=s5 then -- 第六种彩灯花样的程序if cnt6="1111" thenCnt6<="0000";else cnt6<=cnt6+1;end if;case cnt6 iswhen "0000"=>light<="00000011"; when "0001"=>light<="00000110"; when "0010"=>light<="00001100"; when "0011"=>light<="00011000"; when "0100"=>light<="00110000"; when "0101"=>light<="01100000"; when "0110"=>light<="11000000"; when "0111"=>light<="01100000"; when "1000"=>light<="00110000"; when "1001"=>light<="00011000"; when "1010"=>light<="00001100"; when "1011"=>light<="00000110"; when "1100"=>light<="00000011"; when others=>light<="00000000";end case;end if;end if;END PROCESS P1;P2:PROCESS(clk) --分频进程variable cnt:integer range 0 to 10; BEGINIF(RST='0')thencnt:=0;ELSIF(clk'EVENT AND clk='1')thenif cnt<9 thencnt:=cnt+1;clk1ms<='0';elsecnt:=0;clk1ms<='1';end if;end if;end PROCESS P2;process(rst)--循环beginif (rst='1') thenstate<=s0;elseif(clk_use'event and clk_use='1') thencase state iswhen s0 =>state<=s1;when s1=>state<=s2;when s2=>state<=s3;when s3 =>state<=s4;when s4=>state<=s5;when s5=>state<=s1;end case;end if;end if;end process;end control;本控制电路采用VHDL语言设计。
基于FPGA的流水灯
基于FPGA的流水灯介绍流水灯（Traffic Light）是一种常见的电子实验项目，通过一组灯的亮灭变化来模拟交通信号灯的工作原理。
在本文档中，我们将介绍如何使用FPGA（Field-Programmable Gate Array）来实现流水灯功能。
背景知识FPGA概述FPGA是一种重新可编程的集成电路芯片，可以通过修改内部逻辑电路来实现不同的功能。
相比于传统的固定功能芯片，FPGA具有更高的灵活性和可重构能力。
流水灯原理流水灯由多个灯泡组成，每个灯泡在不同的时间点亮。
通过逐个点亮和熄灭灯泡，可以模拟交通信号灯的变化效果。
硬件设计硬件平台选择在本项目中，我们选择使用一块FPGA开发板作为硬件平台。
开发板上集成了FPGA芯片以及所需的外围器件，方便我们进行流水灯的实验。
硬件连接将FPGA开发板上的LED灯连接到FPGA芯片的GPIO（通用输入输出）引脚上。
通过配置FPGA芯片的GPIO引脚为输出模式，我们可以控制LED灯的亮灭状态。
软件设计硬件描述语言（HDL）为了描述FPGA中的逻辑电路，我们需要使用一种称为硬件描述语言（Hardware Description Language）的工具。
常用的硬件描述语言有Verilog和VHDL两种。
Verilog代码示例以下是一个使用Verilog描述的简单流水灯控制器的例子：module led_controller (input wire clk, // 时钟输入output wire [7:0] led // LED灯控制输出);reg [25:0] counter; // 计数器always @(posedge clk) beginif (counter == 0)led <= 8'h01; // 第一个灯亮else if (counter == 500000)led <= 8'h02; // 第二个灯亮else if (counter == 1000000)led <= 8'h04; // 第三个灯亮else if (counter == 1500000)led <= 8'h08; // 第四个灯亮else if (counter == 2000000)led <= 8'h10; // 第五个灯亮else if (counter == 2500000)led <= 8'h20; // 第六个灯亮else if (counter == 3000000)led <= 8'h40; // 第七个灯亮else if (counter == 3500000)led <= 8'h80; // 第八个灯亮counter <= counter + 1'b1;endendmodule在该代码中，我们定义了一个8位宽的led输出端口和一个26位宽的计数器。
FPGA入门系列实验教程——流水灯
FPGA入门系列实验教程——LED流水灯1.实验任务让实验板上的8个LED实现流水灯的功能。
通过这个实验，进一步掌握采用计数与判断的方式来实现分频的Verilog HDL的编程方法以及移位运算符的使用。
2.实验环境硬件实验环境为艾米电子工作室型号EP2C8Q208C8增强版开发套件。
软件实验环境为Quartus II8.1开发软件。
3.实验原理流水灯，顾名思义就是让LED象水一样的点亮。
如果把流水做慢动作播放，可以想象到其实就是移动，即：把水块不断地向同一方向移动，而原来的水块保持不动，就形成了流水。
同样，如果使得最左边的灯先亮；然后，通过移位，在其右侧的灯，由左向右依次点亮，而已经亮的灯又不灭，便形成了向右的流水灯。
初始状态时，8个灯都不亮。
每来一个时钟脉冲CLK，计数器就加1。
每当判断出计数器中的数值达到25000000时，就会点亮一个灯，并进行移位。
FPGA输出的数据就应该首先是10000000，隔1秒钟变成11000000……一直变化到11111111，这样，依次点亮所有的灯，就形成了流水灯。
而当8个灯都点亮时，需要一个操作使得所有的灯恢复为初始状态，即：灯都不亮。
然后，再一次流水即可。
如果是右移位，就出现向右流水的现象；反之，向左流水。
4.实验程序module ledwater(clk,led);//模块名及端口参数output[7:0]led;//输出端口定义input clk;//输入端口定义，50M时钟reg[8:0]led_out;//变量led_out定义为寄存器型reg[8:0]led_out1;//变量led_out1定义为寄存器型reg[25:0]buffer;//中间变量buffer定义为寄存器型always@(posedge clk)beginbuffer=buffer+1;if(buffer==26'd2*******)//判别buffer数值为25000000时，做输出处理beginled_out=led_out<<1;//led向左移位，空闲位自动添0补位if(led_out==9'b000000000)led_out=9'b111111111;led_out1=~led_out;//取反输出endendassign led=led_out1[7:0];endmodule5.实验步骤（1）建立新工程项目：打开Quartus II软件，进入集成开发环境，点击File→New project wizard建立一个工程项目ledwater。
verilog语言循环流水灯LED流水从中间向两边点依次点亮
verilog语言循环流水灯LED流水从中间向两边点依
次点亮
目的是实现FPGA开发板上的四个LED灯依次点亮，每次只点亮一个，每个点亮时间是0.5s。
输入有时钟和复位信号，一路输出连接到FPGA开发板上的四个LED灯。
设置输出信号位宽四位宽，刚好一个位宽控制一个LED灯亮灭。
需要设置一个中间变量计数器，初值为0，因为50MHz晶振，0.5秒计数为25000000，从0开始计数，所以计数器计数最大值为24_999_999，当计数器在复位信号无效或计数到最大值时，对计数器进行清零操作。
再设置一个计数标致信号，在计数器计数到最大值时，拉高一个时钟周期的高电平，其他时刻保持低电平。
led灯是低电平点亮，所以想要第一个灯点亮就需要对输出信号赋初值1110，然后当计数标致信号为高电平且复位信号无效时，赋值为1101，下一个周期为1011，再下一个周期为0111，然后再是1110，这样就实现了流水灯效果。
这里需要用到移位操作，但需要注意的是在移位过程中，补位补的是0，及1101，1010，0100，1000，0000这就意味着最后所有灯都处于被点亮的状态，与目标不符。
于是再定义一个新的变量，对输出信号进行寄存。
初值为0001，接下来是0010，0100，1000，0001，输出信号对这个变量取反就可以得到预期结果。
计数到最大值时归零，计数器标致信号在最大值处拉高一个时钟周期，led输出与预期吻合。
verilog实验报告流水灯数码管秒表交通灯
流水灯实验目的：在basys2开发板上实现LED灯的花样流水的显示，如隔位显示，依次向左移位显示，依次向右移位显示，两边同时靠中间显示。
实验仪器：FPGA开发板一块，计算机一台。
实验原理：当一个正向的电流通过LED时，LED就会发光。
当阳极的电压高于阴极的电压时，LED就会有电流通过。
当在LED上增添一个典型值为1.5V—2.0V之间的电压时，LED就会有电流通过并发光。
实验内容：顶层模块：输入信号：clk_50MHz（主时钟信号），rst（重置信号），输出信号：[7:0] led（LED灯控制信号）。
module led_top(clkin,rst,led_out);input clkin, rst;output [7:0] led_out;wire clk_1hz;divider_1hz d0(clkin, rst, clk_1hz);led l0(clk_1hz, rst, led_out);endmodule分频模块：module divider_1hz(clkin,rst,clkout);input clkin,rst;output reg clkout;reg [24:0] cnt;always@(posedge clkin, posedge rst)beginif(rst) begincnt<=0;clkout<=0; endelse if(cnt==24999999) begincnt<=0;clkout=!clkout; endelse cnt<=cnt+1;endendmodule亮灯信号模块：module led(clkin,rst,led_out);input clkin,rst;output [7:0] led_out;reg [2:0] state;always@(posedge clkin, posedge rst)if(rst) state<=0;else state<=state+1;always@(state)case(state)3'b000:ledout<=8'b0000_0001;3'b001:ledout<=8'b0000_0010;3'b010:ledout<=8'b0000_0100;3'b011:ledout<=8'b0000_1000;3'b100:ledout<=8'b0001_0000;3'b101:ledout<=8'b0010_0000;3'b110:ledout<=8'b0100_0000;3'b111:ledout<=8'b1000_0000;endcaseendmodule实验中存在的问题：1 芯片选择问题automotive spartan3EXA3S100E XA3S250E CPG132spartan3EXC3S100E XC3S250E CP1322 时序逻辑部分，阻塞赋值和非阻塞赋值混用always@(posedge clk)begina=b+c;d<=e+f;end3 UCF文件格式错误NET “CLK” LOC = “B8”;NET “a” LOC = “N11”;NET “b” LOC = “G13”;NET “c[0]”LOC =“K11;数码管实验目的：设计一个数码管动态扫描程序，实现在四位数码管上动态循环显示“1”、“2”“3”“4”；实验仪器：FPGA开发板一块，计算机一台。
基于FPGA的数字电路实验7：流水灯的实现
基于FPGA的数字电路实验7：流水灯的实现原创 Daniel继年前介绍的时序逻辑电路之时钟分频后，今天我们来介绍第7讲：流水灯。
流水灯，有时候也叫跑马灯，是一个简单、有趣又经典的实验，基本所有单片机的玩家们在初期学习的阶段都做过。
本次我们也来介绍一下如何通过小脚丫FPGA实现一个流水灯。
流水灯就是让一连串的灯在一定时间内先后点亮并循环往复，所以其中的关键要领就在于控制每两个相邻LED亮灭的时间差，以及所有LED灯完成一组亮灭动作后的循环。
很久都没有用过小脚丫的朋友可以再回顾一下，这上面有8个LED灯，且低电平点亮。
实现流水灯的方法绝不止一种，在这里我们采用模块化的设计思路，因为模块化设计对于之后构建大型电路系统非常有帮助，并且我们还可以借机温习一下以前学过的内容。
现在我们的目标是每过1秒后点亮下一个LED灯并且熄灭当前灯，且在第8个灯熄灭之后循环整个流程，该如何设计整个模块？我们先上图后解释。
毫无疑问，第一步需要做的就是通过分频来生成一个周期为1秒的时钟信号，不了解时钟分频童鞋可以读一下本系列的第6篇内容。
有了一个1秒钟嘀嗒一次的时钟后，我们还要考虑到循环问题，因为在第8个LED灯熄灭之后还需要再返回到第1个。
那么这个时候我们就需要一个计数器，它的作用就是数羊，一只，两只…...数到第八只后重头再来。
数8只羊需要一个3位宽的变量(23=8)。
最后，由于我们是要依次点亮，也就是说8位的输出中每次只有1位是低电平，其余均为高电平（小脚丫LED灯为低电平点亮）。
这个特性正好对应了我们之前学过的3-8译码器。
现在我们再来捋一遍。
首先，通过分频在小脚丫上生成一个周期为1秒的慢速时钟信号，这个时钟信号传送到计数器之中；这个计数器是3位宽的，因此最多可以计八次慢速时钟的嘀嗒，并且计数每增加1时，都对应着3-8译码器的下一种输出，也就对应着流水灯的下一个状态。
现在我们上代码：•••••••••••••••••••••••module runningled (clk,led); input clk,rst; output[7:0] le d; reg [2:0] cnt ; / /定义了一个3位的计数器，输出可以作为3-8译码器的输入 wire clk1hz; //定义一个中间变量，表示分频得到的时钟，用作计数器的触发 //例化分频模块，产生一个1Hz时钟信号 divide #(.WIDTH(24),.N(12000000)) u2 ( //除数为12,000,000，因此频率为1Hz .clk(clk), .rst_n(rst), .clkout(clk1hz) ); //生成计数器，上沿触发并循环计数 always@(posedge clk1hz) cnt <=< span=""> cnt +1; // 达到位宽上限后可自动溢出清零 //例化3-8译码器模块 decode38 u1 ( .X(cnt), //例化的输入端口连接到cnt，输出端口连接到led .D(led) );endmodule在第四篇讲译码器的文章里，我们介绍过，如果需要调用/例化子模块时，需要将各子模块与大模块放入同一个工程文件下进行编译。
流水灯基于Verilog语言实现及测试代码
流水灯实验的Testbench报告一、设计源码（顺序方法）module led(input clk,input rstn,output reg[3:0]led);parameter T1s = 4'd10;reg[3:0]cnt_1s;always@(posedge clk or negedge rstn)if(!rstn)begincnt_1s <= 0;endelse if(cnt_1s == T1s)begincnt_1s <= 0;endelse begincnt_1s <= cnt_1s + 1'b1;endalways@(posedge clk or negedge rstn)if(!rstn)beginled <= 4'hf;endelse if(led == 4'hf) beginled <= 4'he;endelse if(cnt_1s == T1s)beginled <= {led[2:0],1'b1};endendmodule二、测试代码`timescale 1 ns/1 nsmodule led_tb();reg clk ;reg rstn;wire[3:0] led;parameter CYCLE = 20;parameter RST_TIME = 3 ;led u( .clk (clk ),.rstn (rstn ),.led (led ));initial beginclk = 0;forever#(CYCLE/2)clk=~clk;endinitial beginrstn = 1;#CYCLE;rstn = 0;#(CYCLE*RST_TIME);rstn = 1;endendmoduleTestbench设计的几个步骤：1、设定时间标尺、timescale；2、定义信号类型，与输入对接的reg，与输出对接的wire；3、对待测设计的顶层模块进行例化，即将testbench与待测设计接口对接；4、给输入接口产生激励。
基于VerilogHDL的彩灯
基于VerilogHDL的彩灯基于Verilog的课程设计多路彩灯控制器指导老师：瓮嘉民李小魁班级：0941电子科学与技术成员：周俊冉200910711103李静200910711108马庆蒙200910711110目录1．EDA简介2．彩灯控制器的设计方案3．程序设计和源程序4．波形仿真分析5．硬件测试引脚锁定图6．电路模块图7．实物图8．心得体会9．扩展思路10．参考文献彩灯共有32个状态，流水灯显示部分可以做成7种花样，一种花样完成后，自动进入下一种状态。
交通灯作为辅助部分显示。
第一种花样为彩灯从右到左，依次点亮，从左往右依次点亮，然后全亮。
11111110011111 到00000000101010；第二种花样两边同时亮一个，逐次向中间移动，再散开，全灭。
01111110111111到11111111111110；第三种左边四个灯亮，然后右边四个灯亮，再反过来。
00001111111100和11110000111000第四种奇数灯亮，再偶数灯亮，然后反过来。
01010101110000和01010101110000第五种右边七个亮，然后左边七个亮。
10000000和00000001第六种全亮00000000101101第七种全灭111111111101103.程序设计和源程序整个控制器的实现流程如下：经分析，彩灯控制器设计可以分为四部分：时钟分频，数码管显示，彩灯显示电路。
其中时钟分频又包括四选一数据选择和分频和状态选择两部分系统程序框图如下：Count[6:0]State[5:0]输入时钟clkSelect[1:0]Num[6:0]四选一数据选择模块分频状态选择分频和状态选择嵌套模块count 计满了状态加一，count 清零重新计数；计数时状态保持clkclkSelect[1:0]Display[15:0]一位数码管显示彩灯显示State[5:0]Q[13:0]确定彩灯亮暗状态彩灯显示控制模块数码管显示控制模块分频数Clk彩灯控制器系统框图各部分电路模块框图功能：分频值选择框图此部四选一数据选择器：试验箱上的时钟进行四种分频，该模块对四个时钟进行选择，配合按键的控制选择亮灯之间的时间间隔。
FPGA流水灯实验
编写代码的首要任务是管理复杂度，研究表明人能同时关注的智 力模型为 7+2，而嵌套关注通常不超过 5 层。编写一段代码的同时关 注点很容易会超过 9 个。通过智力训练提供关注智力模型数的效果微 乎其微。所以为了能编写任意大规模的代码，把同一时间关注的智力 模型数降低的方法是很有效的。而且软件工程也是在制定相关的编程 规范，对编程限制的基础上发展起来的。VerilogHDL 虽然是硬件描述 语言，但它已经摆脱了原始的电路图输入的方式，具有更高的抽象性， 所以它应该可以应该软件开发中的类似的结论来提高开发效率。就像 高级语言相对于 01 机器码编程一样。我觉得在 verilogHDL 在模仿顺 序操作上更像汇编语言，因为它没有实现顺序，选择，循环结构的相
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了对 Led_Driver 更高层次的操作，使得操作每个 LED 站在了抽象层， 而不是是底层。
在底层你需要考虑定时器翻转多少次才能到这个时间，然后还要 用这个时间打开或关闭 LED，这样需要考虑的问题很复杂也容易出错。 在抽象层你只需要给什么时候打开或关闭 LED 就够了，它就会自动的 完成翻转工作。抽象性也是人脑处理信息的方式，例如自己的家你甚 至说不清门是什么颜色的，门的把手是什么样式的。人脑对门的处理 是抽象的，它是一个可以开和关的门。你只需要知道这个就可以进入 家中，根本不需要记得门的颜色是什么。
用FPGA实现的流水灯VHDL代码
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Program
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设计目的：
在 8 盏 LED 灯每隔一秒钟顺序循环提供高电平使 LED 亮，复位键使 LED 全部置低电平使 LED 灭，重新进行流ED(1) LED(2) LED(3) LED(4) LED(5) LED(6) LED(7)
entity LED_FLASH_VHD is Port ( clk : in STD_LOGIC;
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rst : in STD_LOGIC; LED_RUN : out STD_LOGIC_VECTOR (7 downto 0)); end LED_FLASH_VHD;
其中 cnt 实现记数功能，对时钟进行分频。 Step 实现让具体哪一盏灯亮。 使用引脚： 复位 rst(Y18)、时钟 clk(D11)、LED 灯(N19、 N15、 R20、R18、U20、
T18、U18、W20);
具体设计：
1、 打开设计软件 Xilinx ISE 11，新建工程 2、 新建 VHDL Module 设置代码，对时钟进行分频： library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL;
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Verilog实现双向流水灯
Verilog实现双向流⽔灯 实现⼀个双向流⽔灯，从右往左流动，到最左边时，再从左边往右流动，然后再从右边开始流动，如此不断反复。
灯亮、间隔时间都为0.2s，本实验共有四个LED灯，从左到右依次为LED[3]、LED[2]、LED[1]、LED[0]，FPGA输出低电平点亮。
实现思路：1. 定义⼀个0.2s的计数器2. LED[3]、LED[0]作为边界标志位，在被点亮时，切换流向，即LED[3]、LED[0]为低电平时，要进⾏⽅向转换，所以要定义⼀个1bit reg变量存储标志实验代码：1//灯亮、间隔时间都为0.2s的双向流⽔灯2module flow_led(3input clk,4input rst_n,5output reg [3:0]led6 );78parameter SYS_FRQ = 50; //时钟输⼊频率，50MHz9parameter LED_FLOW_TIME = 18'd200_000; //LED流⽔灯亮间隔时间，单位us，这⾥是0.2s10parameter LED_FLOW_CNT_TIME = LED_FLOW_TIME * SYS_FRQ; //LED流⽔灯，每个灯亮的时钟周期数1112reg [23:0] flow_cnt; //0.2s计数器13reg flow_flag; //流向标志，0----从右往左，1----从左往右141516//流⽔灯每个灯亮时间计数器17always @(posedge clk or negedge rst_n)18if(!rst_n)19 flow_cnt <= 24'b0;20else if(flow_cnt == LED_FLOW_CNT_TIME - 1'b1)21 flow_cnt <= 24'b0;22else23 flow_cnt <= flow_cnt + 1'b1;242526//流⽔⽅向边界，分别为四个LED灯的两边，即LED[0]、LED[3]，在这两个地⽅需要转换标志，以改变其流向27always @(posedge clk or negedge rst_n)28if(!rst_n)29 flow_flag <= 1'b0;30else if(led[0] == 1'b0)31 flow_flag <= 1'b0;32else if(led[3] == 1'b0)33 flow_flag <= 1'b1;34else35 flow_flag <= flow_flag;363738//流⽔效果实现39always @(posedge clk or negedge rst_n)40if(!rst_n)41 led <= 4'b1110; //FPGA输出低电平时，点亮LED42else if(flow_flag == 1'b0) //从右往左43begin44if(flow_cnt == LED_FLOW_CNT_TIME - 1'b1)45 led <= {led[2:0], led[3]};46else47 led <= led;48end49else if(flow_flag == 1'b1) //从左往右50begin51if(flow_cnt == LED_FLOW_CNT_TIME - 1'b1)52 led <= {led[0], led[3:1]};53else54 led <= led;55end56else57 led <= led;585960endmoduleView Code。