PCB布局时去耦电容摆放经验分享

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PCB电源去耦设计指南

工程师们在设计PCB电源分配系统的时候，首先把整个设计分成四个部分：电源(电池、转换器或者整流器)、PCB、电路板去耦电容和芯片去耦电容。

本文将主要关注PCB和芯片去耦电容。

电路板去耦电容通常很大，大约是10mF或者更大，而且主要用于特定场合中。

设计一个去耦电容包括两步。

首先，根据电气计算电容值，然后将电容放置在PCB上。

确切地讲，电容放在离数字芯片多远的地方合适？但人们常常忽略了PCB本身就是去耦设计的一部分。

本文将讨论在哪里电路板适合去耦设计。

去耦需求基本上，电源通过一根导线向数字芯片提供能量。

这个电源有可能离芯片比较“远”。

电源线为5 英寸长的16 AWG的电线和4英寸长的20mil的走线并不少见。

这些导线具有电阻、电容和感应，这些都影响能量的传送。

电感和导线的长度成正比，是产生大多数质量问题的原因。

走线需要着重考虑，因为它决定了总的电感和电流流动的环路环路。

这个环路环路能够而且很可能会辐射电磁干扰(EMI)。

在芯片的旁边放置一个小电源(比如电容)，能让电容到芯片Vcc管脚之间的走线长度最小，从而减少环路面积。

这能尽量减少由导线电感引起的电压降问题。

由于回路环路减小了，所以EMI也减小了。

直接把数字芯片U1连接到电源上意味着可能需要几英寸的走线。

可以将具有寄生电感L2和R2的电容C1插入到电路中离芯片比较近的地方，距离小于1英寸(图1)。

L3是C1 和U1之间的导线电感。

L1 和R1是从电源到电容之间导线的寄生参数。

度减小到mil量级，将导线阻抗减小到可以应用的程度。

C2在这里非常重要，它决定电源必须供给多少电流。

C2代表了U1的内部负载和U1必须驱动的外部负载。

当S1关闭时，这些负载连接到电源，并马上需要电流。

电感是电源和开关之间阻抗的主要来源。

例如，对于10mil宽度的走线，电阻、电容和电感分别大约是0.02Ω/in，2 pF/in和20nH/in。

这些是用于PCB板的走线(微带线和带状线)和导线的典型数据。

PCB布线技巧：去耦电容的摆放

tips:感谢大家的阅读，本文由我司收集整编。仅供参阅！
无法及时送达。为了能有效传递补偿能量，应使噪声源和补偿电流的相位差
尽可能的小，最好是同相位的。距离越近，相位差越小，补偿能量传递越多，
如果距离为0，则补偿能量百分之百传递到扰动区。这就要求噪声源距离电容
尽40-
λ/50)之间，这是一个经验数据。
例如：0.001uF陶瓷电容，如果安装到电路板上后总的寄生电感为1.6nH，那
么其安装后的谐振频率为125.8MHz，谐振周期为7.95ps。假设信号在电路板
上的传播速度为166ps/inch，则波长为47.9英寸。电容去耦半径为
47.9/50=0.958英寸，大约等于2.4厘米。
本例中的电容只能对它周围2.4厘米范围内的电源噪声进行补偿，即它的去
耦半径2.4厘米。不同的电容，谐振频率不同，去耦半径也不同。对于大电容，
因为其谐振频率很低，对应的波长非常长，因而去耦半径很大，这也是为什么
我们不太关注大电容在电路板上放置位置的原因。对于小电容，因去耦半径很
小，应尽可能的靠近需要去耦的芯片，这正是大多数资料上都会反复强调的，
小电容要尽可能近的靠近芯片放置。
扰动之间有一个时间延迟。同样，电容的补偿电流到达扰动区也需要一个延迟。
因此必然造成噪声源和电容补偿电流之间的相位上的不一致。
特定的电容，对与它自谐振频率相同的噪声补偿效果最好，我们以这个频率
来衡量这种相位关系。
当扰动区到电容的距离达到时，补偿电流的相位为，和噪声源相位刚好差
180度，即完全反相。此时补偿电流不再起作用，去耦作用失效，补偿的能量

PCB设计时电容摆放经验分享

PCB设计时电容摆放经验分享(多图)星期三, 06/08/2011 - 23:55 —诸葛匠人顶17踩-9对于电容的安装，首先要提到的就是安装距离。

容值最小的电容，有最高的谐振频率，去耦半径最小，因此放在最靠近芯片的位置。

容值稍大些的可以距离稍远，最外层放置容值最大的。

但是，所有对该芯片去耦的电容都尽量靠近芯片。

下面的图1就是一个摆放位置的例子。

本例中的电容等级大致遵循10倍等级关系。

图1 电容摆放位置示例还有一点要注意，在放置时，最好均匀分布在芯片的四周，对每一个容值等级都要这样。

通常芯片在设计的时候就考虑到了电源和地引脚的排列位置，一般都是均匀分布在芯片的四个边上的。

因此，电压扰动在芯片的四周都存在，去耦也必须对整个芯片所在区域均匀去耦。

如果把上图中的680pF电容都放在芯片的上部，由于存在去耦半径问题，那么就不能对芯片下部的电压扰动很好的去耦。

电容的安装在安装电容时，要从焊盘拉出一小段引出线，然后通过过孔和电源平面连接，接地端也是同样。

这样流经电容的电流回路为：电源平面->过孔->引出线->焊盘->电容->焊盘->引出线->过孔->地平面，图2直观的显示了电流的回流路径。

图2 流经电容的电流回路放置过孔的基本原则就是让这一环路面积最小，进而使总的寄生电感最小。

图3显示了几种过孔放置方法。

图3高频电容过孔放置方法第一种方法从焊盘引出很长的引出线然后连接过孔，这会引入很大的寄生电感，一定要避免这样做，这时最糟糕的安装方式。

第二种方法在焊盘的两个端点紧邻焊盘打孔，比第一种方法路面积小得多，寄生电感也较小，可以接受。

第三种在焊盘侧面打孔，进一步减小了回路面积，寄生电感比第二种更小，是比较好的方法。

第四种在焊盘两侧都打孔，和第三种方法相比，相当于电容每一端都是通过过孔的并联接入电源平面和地平面，比第三种寄生电感更小，只要空间允许，尽量用这种方法。

最后一种方法在焊盘上直接打孔，寄生电感最小，但是焊接是可能会出现问题，是否使用要看加工能力和方式。

印制电路板去耦电容摆放位置分析

印制电路信息 2019 No.6印制电路板去耦电容摆放位置分析宋晓锋（上海市可扩展计算与系统重点实验室（上海交通大学），上海２００２４０）李德恒（高效能服务器与存储技术国家重点实验室（浪潮电子信息产业股份有限公司），山东济南２５０１０１）摘要文章对ＰＣＢ空间有限情况下，去耦电容的摆放位置设计方案进行了理论分析和仿真分析验证。

结果表明，在无法保证去耦电容都拥有过孔的情况下，将去耦电容分别放置于不同层面，将优于将其放置于同一层面。

关键词电源完整性；去耦电容；目标阻抗；仿真中图分类号：TN41 文献标识码：A 文章编号：1009-0096（2019）06-0003-03Decoupling capacitor placement analysis of PCBSong Xiaofeng Li DehengAbstract In this paper, the decoupling capacitor placement design scheme is analyzed based on theoretical analysis and simulation verification which have limited PCB space. The result shows that, placing the decoupling capacitor within the different layer is better than the same layer, if decoupling capacitor have not enough vias.Key words Power Integrity; Decoupling Capacitor; Target Impedance; Simulation0 引言开关电源为服务器和存储电路板设计中的常用电路，为了降低电路中电源噪声，在用电芯片端会加入去耦电容。

几种混合PCB布局技巧

P CB布局的好与否，直接影响产品质量和稳定性，今天就给大家分享几种混合PCB布局的技巧。

一元器件放置在元器件放置的时候要遵循原理图的信号路径，还需要为走线提供空间。

除此之外，要遵循以下放置规则：•电源部分应紧凑地放置在一起，并适当的去耦实现电源完整性•去耦电容应尽可能靠近各个器件放置•连接器应放置在板的边缘•遵循高频组件的原理图流程•大型存储设备和处理器（例如时钟发生器和控制器）应放置在电路板的中心二模拟和数字模块分离为了最大限度地减少模拟和数字信号的公共返回路径，要将模拟和数字模块分开，防止模拟信号与数字信号混合。

模拟和数字电路分离上图显示了模拟和数字电路分离的一个示例。

在划分模拟部分和数字部分时，应牢记以下几点：•建议在模拟平面安装精密的模拟元件，例如放大器和基准电压源。

另一侧/数字平面必须用于噪声数字组件，例如逻辑控制和定时块。

•系统中的模数转换器(ADC) 或数模转换器(DAC) 是混合信号且具有低数字电流，其处理方式与模拟组件在模拟系统中的处理方式类似。

•对于具有大量高电流ADC 和DAC 的设计，建议将模拟电源和数字电源分开。

换句话说，DVDD应该连接到数字部分，而AVCC必须连接到模拟部分。

•微处理器和微控制器产生的空间和热量可能很大。

为了改善散热，这些组件必须放置在电路板的中心，并且必须靠近它们要连接的电路块。

三跟踪路由将所有组件正确放置在最佳位置并建立适当的接地平面后，大多数路线自然会遵循正确的路径。

但是，在跟踪路由时应牢记以下准则：•信号路径应尽可能直接且短•具有高速信号路径的层应有一个与其相邻的接地层，以确保正确的返回信号•高速电路特别敏感，需要遵循原理图中布置的信号路径•通过使用短、直接和宽的走线来减少电源布线中的电感•在布线走线和过孔时不要创建天线•电源布线应该短、紧凑并且应该有宽走线•布线需要保持数字和模拟电路元件之间的隔离•接地很重要，特别是对于连接数字和模拟分区区域的走线四电源模块电源是电路的重要组成部分，需要小心处理。

优秀的高速PCB设计之去耦电容

优秀的高速PCB设计之去耦电容电源和地平面应该尽可能的使用电源和地平面，Why?在设备和电源之间提供一个低阻抗的路径提供屏蔽提供散热降低分布电感一个完整的无破损的平面是最优选择破碎的地平面会在走线的上下层之间引入寄生电感Remember!低频时，电流总是流过最小电阻路径高频时，电流总是渡过最小电感路径去耦电容（或“旁路电容”）当设备里的门电路开关时，设备里的阻抗会有一个瞬时的变化结果就是电流会有一个瞬时的变化去耦电容会这些瞬时的变化提供一个低阻抗的电流源降低电源地之间的电压波动帮助电源地信号工作在设备的工作SPEC之内高速设计中有5个频段需要调节DC至10 Khz通过调节模块来调节10 Khz至100Khz通过去耦电容来调节100Khz to 10 Mhz通过100nf(0.1uf）来调节10 Mhz to 100M hz通过10 nf来调节100Mhz至更高通过1nf和PCB电源和地平面来调节需要多少去耦电容才够用呢？取决于系统需要考虑工作频率，I/O的开关数量，每个Pin脚的容性负载，走线的特征阻抗，结点的温度，芯片内部的运算对于处理器，要考虑各种运算方式，缓存，内存，DMA，等等经验法则：从DC至高频的每个频段内，供电引脚的电压波动都就小于5%DC供电电压的最大波动加上噪声的最大值应该小于供电电压的5% 需要一个足够带宽的示波器有很多的方法去评估总共需要的容值，以及如何分布电容这是一个复杂的问题，特别是在处理现在那些包含有成千上万门电电路的处理器的时候.为了获得最好的性能，应该尽可能的降低供电引脚与去耦电容之间的电感与电阻PCB布线和过孔会增加阻抗当使用电源/地平面对时，电容如同在PCB顶层一样有效100Mhz以上的有效电容…随着时钟频率和边缘变化率的提高，如何有效的使用旁路电容变得越来越困难电容的ESL（等效串联电感）随着频率的增加而增加电容的ESR（等效串联电阻）的增加会降低电容的效力电容的寄生参数（pads,vias）所带来的电抗会随着频率增加而增加100nf的电容在100Mhz之上是无用的。

去耦电容的容值计算和布局布线

去耦电容的容值计算和布局布线去耦电容是一种常见的电子电路组件，用来消除电源电压中的小幅度变化和高频噪声，保持电路的稳定性和准确性。

去耦电容的容值计算和布局布线对于电子电路的设计和实施非常重要。

在本文中，我们将详细介绍去耦电容的容值计算和布局布线的一些基本原则和步骤。

一、容值计算：容值计算是确定去耦电容的容量大小的过程。

容值的选择取决于被去耦电路的功耗和工作频率。

下面是一些常见的容值计算方法：1.基本原则：根据供电电路的功耗和工作频率，选择一个合适的容值范围。

一般来说，容值越大，电路的抗干扰能力越强。

但是过大的容值可能导致电容器体积过大、成本上升等问题。

2.能量平衡法：通过估计电路的能量变化情况，选择一个合适的容值范围。

根据传输速率和功耗等参数，计算出电路在单位时间内的能量变化量，然后根据能量变化量和容量大小的关系来确定一个合适的容值范围。

3.经验法则：通常情况下，可以参考一些经验法则来选择去耦电容的容值。

例如，对于数字电路，可以使用供电电流的10%作为参考容值；对于模拟电路，可以使用供电电流的1%作为参考容值。

二、布局布线：布局布线是指去耦电容在电路板上的位置和连接方式。

正确的布局布线可以提高电路的抗干扰能力和信号完整性。

1.位置选择：尽量将去耦电容放置在供电接口附近，以最大限度地去除电源电压中的噪声。

可以通过模拟电路和数字电路分区的方式来布局。

2.布线方式：一般来说，去耦电容与供电引脚之间需要短而粗的连接线路，以降低电阻和电感。

可以使用直接连接方式或者通过PCB布线来实现。

在进行PCB布线时，尽量缩短去耦电容与电源引脚之间的距离，降低电阻和电感。

3.接地方式：去耦电容的一端应该与地线相连，形成电路的回路。

可以选择直接与普通电路板的地线相连，或者单独设计一个地线平面来连接。

4.绕线方式：在进行布线时，尽量避免与其他电路、信号线和高频线路交叉，以降低串扰和干扰。

5.EMI控制：如果需要进一步降低电磁干扰（EMI），可以在电路板上使用屏蔽设备或者滤波电路来控制电磁干扰。

PCB板去耦电容大小选择与布置

PCB板去耦电容大小选择与布置去耦电容不是越多越好，而是要注意滤波的效果。

设计PCB印制线路板时，电源输入端跨接一个10μF~100μF的电解电容器，每个集成芯片的电源-地之间配置一个0.01μF的陶瓷电容器。

一方面提供和吸收该集成电路开门关门瞬间的充放电能，另一方面旁路掉该器件的高频噪声。

一、PCB板中去耦电容的分类去耦电容在补偿集成片或电路板工作电压跌落时能起到储能作用。

它可以分成整体的、局部的和板间的三种。

整体去耦电容又称旁路电容，它工作于低频（<1MHz）范围状态，为整个电路板提供一个电流源，补偿电路板工作时产生的ΔI噪声电流，保证工作电源电压的稳定。

它的大小为PCB上所有负载电容和的50~100倍。

它应放置在紧靠PCB外接电源线和地线的地方，印制线密度很高的地方。

这不仅不会减小低频去耦，而且还会为PCB上布置关键性的印制线提供空间。

局部去耦电容有两个作用。

第一，出于功能上的考虑：通过电容的充放电使集成片得到的供电电压比较平稳，不会由于电压的暂时跌落导致集成片功能受到影响；第二，出于EMC考虑：为集成片的瞬变电流提供就近的高频通道，使电流不至于通过环路面积较大的供电线路，从而大大减小向外的辐射噪声。

同时由于各集成片拥有自己的高频通道，相互之间没有公共阻抗，抑止了其阻抗耦合。

局部去耦电容安装在每个集成片的电源端子和接地端子之间，并尽量靠近集成片。

板间去耦电容是指电源面和接地面之间的电容，它是高频率时去耦电流的主要来源。

板间电容可以通过增加电源层和接地层间面积来增大。

在PCB中，一些接地面可以布到了电源层，移去这些接地面，用电源隔离区代之，可以增加板间电容。

二、PCB板中去耦电容的大小在直流电源回路中，负载的变化会引起电源噪声。

例如在数字电路中，当电路从一个状态转换为另一种状态时，就会在电源线上产生一个很大的尖峰电流，形成瞬变的噪声电压。

配置去耦电容可以抑制因负载变化而产生的噪声，是印制电路板的可靠性设计的一种常规做法，好的高频去耦电容可以去除高到1GHz的高频成分。

去耦电容的布局与布线

去耦电容的布局与布线
去耦电容放置在负载器件的电源和地之间，主要有两个作用：一方面是作为负载器件的蓄能电容，避免由于电流的突变而使电压下降，相当于滤除纹波；另一方面旁路掉该器件的高频噪声。

在很多设计中，去耦电容通常使用容量相差一个数量级以上的两个甚至更多的电容并联，为的是提高电源供应电路从高到低频的瞬态响应。

理论上电容越大，低频的通过性越好，滤波效果也越好，但电容器的原理和结构也决定了大容量电容的分布参数，如等效电感和等效电阻都明显高于小电容，同时PCB走线也存在一定的分布参数。

只是这些分布参数的在低频时表现并不明显，所以布局安排上可以将大容量电容放得远离有源器件一些。

随着工作频率升高，滤波器件的感抗和PCB线路感抗开始呈现，且频率越高感抗越大，对供电回路的纹波影响越明显，因此需要选用感抗小的小容量电容提供良好的去耦。

同时还应缩短滤波电容两端到负载的电源与地的距离，尽可能将去耦电容和负载器件放置在同一层。

为降低EMI，也应尽量减小电源线和地回路之间包围的面积。

以下图例都是说明如何设计良好的去耦电路拓扑结构和布线策略。

图1各种布线方式对去耦质量的影响
图2 两种拓扑结构的对比
图3 多器件时两种去耦布线的对比
图4 如何减小电源和地回路所包围的面积
思考一下：对于稳压器，其输入端、输出端的电容如何放置？
以上图片均来自互联网，仅供研究、学习之用。

由多个电组成的去耦旁路电路,电容怎么布局摆放,先大后小还是先小后大？

由多个电组成的去耦旁路电路,电容怎么布局摆放,先大后小还是先小后大？
对于噪声敏感的IC电路，为了达到更好的滤波效果，通常会选择使用多个不同容值的电容并联方式，以实现更宽的滤波频率，如在IC电源输入端用1μF、100nF和10nF并联可以实现更好的滤波效果。

那现在问题来了，这几个不同规格的电容在PCB布局时该怎么摆，电源路径是先经大电容然后到小电容再进入IC，还是先经过小电容再经过大电容然后输入IC。

我们知道，在实际应用中，电容不仅仅是理想的电容C，还具有等效串联电阻ESR及等效串联电感ESL，如下图所示为实际的电容器的简化模型：
在高速电路中使用电容需要关注一个重要的特性指标为电容器的自谐振频率，电容自谐振频率公式表示为：
自谐振频率点是区分电容器是容性还是感性的分界点，低于谐振频率时电容表现为电容特性，高于谐振频率是电容表现为电感特性，只有在自谐振频率点附近电容阻抗较低，因此，实际去耦电容都有一定的工作频率范围，只有在其自谐振频率点附近频段内，电容才具有很好的去耦作用，使用电容器进行电源去耦时
需要特别注意这一点。

电容的特性阻抗可表示为：
可见大电容（1uF）的自谐振点低于小电容(10nF)，相应的，大电容对安装的PCB电路板上产生的寄生等效串联电感ESL的敏感度小于小电容。

SO，小电容应该尽量靠近IC的电源引脚摆放，大电容的摆放位置相对宽松一些，但都应该尽量靠近IC摆放，不能离IC距离太远，超过其去耦半径，便会失去去耦作用。

以上情况适用于未使用电源平面的情况，对于高速电路电路，一般内层会有完整的电源及地平面，这时去耦电容及IC的电源地引脚直接过孔via打到电源、地平面即可，不需用导线连接起来。

PCB布局时去耦电容摆放经验分享

PCB布局时去耦电容摆放经验分享对于电容的安装，首先要提到的就是安装距离。

容值最小的电容，有最高的谐振频率，去耦半径最小，因此放在最靠近芯片的位置。

容值稍大些的可以距离稍远，最外层放置容值最大的。

但是，所有对该芯片去耦的电容都尽量靠近芯片。

下面的图1就是一个摆放位置的例子。

本例中的电容等级大致遵循10倍等级关系。

还有一点要注意，在放置时，最好均匀分布在芯片的四周，对每一个容值等级都要这样。

通常芯片在设计的时候就考虑到了电源和地引脚的排列位置，一般都是均匀分布在芯片的四个边上的。

因此，电压扰动在芯片的四周都存在，去耦也必须对整个芯片所在区域均匀去耦。

如果把上图中的680pF电容都放在芯片的上部，由于存在去耦半径问题，那么就不能对芯片下部的电压扰动很好的去耦。

电容的安装在安装电容时，要从焊盘拉出一小段引出线，然后通过过孔和电源平面连接，接地端也是同样。

这样流经电容的电流回路为：电源平面->过孔->引出线->焊盘->电容->焊盘->引出线->过孔->地平面，图2直观的显示了电流的回流路径。

放置过孔的基本原则就是让这一环路面积最小，进而使总的寄生电感最小。

图3显示了几种过孔放置方法第一种方法从焊盘引出很长的引出线然后连接过孔，这会引入很大的寄生电感，一定要避免这样做，这是最糟糕的安装方式。

第二种方法在焊盘的两个端点紧邻焊盘打孔，比第一种方法路面积小得多，寄生电感也较小，可以接受。

第三种在焊盘侧面打孔，进一步减小了回路面积，寄生电感比第二种更小，是比较好的方法。

最后一种方法在焊盘上直接打孔，寄生电感最小，但是焊接是可能会出现问题，是否使用要看加工能力和方式。

推荐使用第三种和第四种方法。

需要强调一点：有些工程师为了节省空间，有时让多个电容使用公共过孔，任何情况下都不要这样做。

PCB的EMC布线技术和去耦电容走线实例

PCB的EMC布线技术和去耦电容走线实例【导读】本讲介绍过孔、45度角的路径、短截线、树型信号线排列、辐射型信号线排列等十大PCB布线技术，列出实用且经过验证的PCB布线的通用规则和注意事项，并给出去耦电容的走线设计的实际案例分析。

本期大讲台推出EMC工程师网友杨鹏关于高速PCB的EMC设计的学习力作：详细完整的一一剖析高速印制电路板中布局、布线、接地的EMC设计，并通过具体的实际案例，重点介绍高速印制电路板中的I/O端、混合数/模、时钟、电源、信号完整性等电磁兼容设计。

全文中所列的设计规则，可以帮助大家在PCB设计中解决大部分的电磁兼容问题，再通过少量外围瞬态抑制器件和滤波电路及适当的外壳屏蔽和正确的接地，就可以轻松完成一个满足电磁兼容要求的产品。

第一讲PCB元器件的EMC布局设计第二讲PCB的EMC布线之分割、反射干扰抑和去耦电容配置PCB EMC设计十大布线技术（1）过孔：过孔一般被使用在多层印制线路板中。

当是高速信号时，过孔产生1到4nH的电感和0.3到0.5pF的电容。

因此，当铺设高速信号通道时，过孔应该被保持绝对的最少。

对于高速的并行线（如地址和数据线），如果层的改变是不可避免，应该确保每根信号线的过孔数一样。

（2）45度角的路径：与过孔相似，直角的转弯路径应该被避免，因为它在内部的边缘能产生集中的电场。

该场能耦合较强噪声到相邻路径，因此，当转动路径时全部的直角路径应该采用45度。

图5是45度路径的一般规则。

（3）短截线：如图6所示短截线会产生反射，同时也潜在增加辐射天线的可能。

虽然短截线长度可能不是任何系统已知信号波长的四分之一整数，但是附带的辐射可能在短截线上产生振荡。

因此，避免在传送高频率和敏感的信号路径上使用短截线。

（4）树型信号线排列：虽然树型排列适用于多个PCB印制线路板的地线连接，但它带有能产生多个短截线的信号路径。

因此，应该避免用树型排列高速和敏感的信号线。

（5）辐射型信号线排列：辐射型信号排列通常有最短的路径，以及产生从源点到接收器的最小延迟，但是这也能产生多个反射和辐射干扰，所以应该避免用辐射型排列高速和敏感信号线。

4层板去耦电容放置指南

4层板去耦电容放置指南
1. 电源层：在四层板中，通常会有一个专门的电源层。

将去耦电容尽可能靠近芯片的电源引脚放置，可以提供最短的电流路径和最小的阻抗。

这样可以有效地降低电源噪声并提供稳定的电源供应。

2. 地层：地层用于提供信号返回路径和屏蔽。

将去耦电容放置在地层上，可以提供良好的接地，减少信号干扰。

确保电容的负极连接到地层，以提高去耦效果。

3. 对称放置：对于对称布局的电路，尽量将去耦电容对称放置在芯片的两侧。

这样可以保持信号路径的对称性，减少信号失真和反射。

4. 靠近时钟源：如果电路板上存在时钟信号源，将去耦电容放置在时钟源附近可以减少时钟信号的噪声和抖动。

这样可以提高系统的稳定性和可靠性。

5. 避免走线穿过电容：尽量避免在去耦电容上方或下方走线，因为走线会增加电容的寄生电感，降低去耦效果。

如果必须走线，尽量保持走线短而粗。

6. 分组放置：根据不同的电源域或功能模块，将去耦电容分组放置。

这样可以方便管理和维护，同时减少不同电源域之间的相互干扰。

7. 使用多个电容值：使用多个不同容值的去耦电容可以在不同频率范围内提供更好的去耦效果。

一般选择几个不同容值的电容，如 0.1uF、1uF 和 10uF 等。

总之，合理的去耦电容放置可以提高电路板的性能和可靠性。

在设计过程中，应根据具体的电路需求和布局约束来优化电容的放置。

总结：去耦电容的有效使用方法

总结：去耦电容的有效使用方法去耦电容有效使用方法的要点大致可以分为以下两种。

另外，还有其他几点需要注意。

1：使用多个去耦电容去耦电容的有效使用方法之一是用多个（而非1个）电容进行去耦。

使用多个电容时，使用相同容值的电容时和交织使用不同容值的电容时，效果是不同的。

使用多个容值相同的电容时右图是使用1个22µF的电容时（蓝色）、增加1个变为2个时（红色）、再增加1个变为3个（紫色）时的频率特性。

如图所示，当增加容值相同的电容后，阻抗在整个频率范围均向低的方向转变，也就是说阻抗越来越低。

这一点可通过思考并联连接容值相同的电容时，到谐振点的容性特性、取决于ESR（等效串联电阻）的谐振点阻抗、谐振点以后的ESL （等效串联电感）影响的感性特性来理解。

并联的电容容值是相加的，所以3个电容为66µF，容性区域的阻抗下降。

谐振点的阻抗是3个电容的ESR并联，因此为，假设这些电容的ESR全部相同，则ESR减少至1/3，阻抗也下降。

谐振点以后的感性区域的ESL也是并联，因此为，假设3个电容的ESL全部相同，则ESL减少至1/3，阻抗也下降。

由此可知，通过使用多个相同容值的电容，可在整个频率范围降低阻抗，因此可进一步降低噪声。

使用多个容值不同的电容时这些曲线是在22µF的电容基础上并联增加0.1µF、以及0.01µF 的电容后的频率特性。

通过增加容值更小的电容，可降低高频段的阻抗。

相对于一个22µF电容的频率特性来说，0.1µF和0.01µF的特性是合成后的特性（红色虚线）。

这里必须注意的是，有些频率点产生反谐振，阻抗反而增高，EMI 恶化。

反谐振发生于容性特性和感性特性的交叉点。

所增加电容的电容量，一般需要根据目标降噪频率进行选型。

另外，在这里给出的频率特性波形图是理想的波形图，并未考虑PCB板的布局布线等引起的寄生分量。

在实际的噪声对策中，需要考虑寄生分量的影响。

退耦电容PCB布局

退耦电容PCB布局
这是一个DeCap,也就是所谓的退耦电容，并不是旁路滤波电容（bypass)。

主要是用来抑制IC内部的杂讯如振荡器的多次谐波等传到电源里而干扰其它电路的。

只要想象一下，杂讯是从IC内部向外走的，而不是从外部电源向IC内走的就理解了。

图1到5里，噪声从的地线和电源线出来的后，在到达这个退耦电容之前已经通过过孔的支路跑到其它电路里去了，当然是不行的。

这种位置的电容，一般有两个作用
一是为IC电源供应瞬间工作所需的大电流（也有的叫旁路）
二是作为一种去耦的作用，即去除IC产生的高频杂信，使其不要传递到电源层或地层
对于第一种状况，不肯定非要经过电容后，才接到IC的电源或地引脚，但要尽量的靠近。

典型的例子是BGA封的去耦合电容，一般都放在背面。

尽量靠近的状况下，也要留意电容到电源和地平面的布线，越短、越粗越好；否则会引入布线电感。

因瞬时电源的补给也是找最短阻抗路径的，过大的分布电感会带来不利因素。

对于其次种状况，IC的电源先经过电容后，再接到电源或地层，这是最好的，这样杂信先由电容去掉了，就不会到电源或地层上了；这种状况，尤其要留意不要在布线中引入过大的电感，因高频杂信，及其高次谐波，其频率都很高，而在高频下，小小的电感都会带来较大的
阻抗，至高频杂信不能由电容低阻地耦合到地，从面降低了去耦效果。

去耦电容摆放规则

去耦电容摆放规则
去耦电容的摆放规则主要包括以下几点：
1. 配置位置：去耦电容应尽量靠近目标芯片的电源引脚，这样可以最大限度地缩短电流路径，减少所经过的电阻和电感，提供更好的补偿效果。

2. 大小选择：去耦电容的大小应根据目标芯片的需求和工作频率来选择。

一般而言，较大的电容值能够提供更好的瞬态补偿效果。

常见的去耦电容值通常在几十微法（uF）到几百微法（uF）范围内。

3. 多电容并联：针对不同频率范围的干扰，可以配置多个电容并联来实现更好的滤波效果。

例如，可以同时配置一个较小容值的陶瓷电容和一个较大容值的电解电容，以满足高频和低频噪声的补偿需求。

4. 电容的连接：电容的连接应确保电流的流畅性和稳定性，应尽量避免在电容器上使用走线以降低连接电感。

应将电容放置在有源器件附近以共享相同的过孔，同时应将过孔放置在靠近安装焊盘的位置，并尽可能靠近两个电容器过孔。

5. 电容的安装：在安装电容时，应将所有本地帽安装在最靠近平面的板上，将电容焊接焊盘附近放置过孔，同时将电容器放置在与数字和模拟接地相同的层上。

对于BGA（球栅阵列）的去耦电容器放置，应放置在BGA另一侧的引脚下方，而不是在BGA的电源/接地部分内每个球放置一个过孔。

遵循这些规则可以确保去耦电容的正确摆放，从而提高电路的性能和稳定性。

去耦电容排序

去耦电容排序
在电路设计中，去耦电容是一种常见的电路元件，用于提供局部电源稳定性并减小电源噪声。

在布局设计时，为了最大限度地减小电源噪声和电磁干扰，通常需要将去耦电容按照一定的顺序进行排序。

通常情况下，去耦电容的排序应该遵循以下原则：
1. 将最大的去耦电容放置在最接近电源引脚的位置；
2. 将较小的去耦电容放置在较远离电源引脚的位置；
3. 尽量使所有去耦电容的电场在同一方向上，以减小电场干扰；
4. 尽量使所有去耦电容平行于电路板边缘放置，以减小电场反射。

在实际设计中，还应该根据具体电路的特点和需要进行调整，以达到最佳的布局效果。

同时，还需要注意电容的选型和品质，以确保电容能够在设计要求的工作温度范围内正常工作，并且具有足够的寿命和稳定性。

PCB板去耦电容大小选择与布置

PCB板去耦电容大小选择与布置去耦电容不是越多越好，而是要注意滤波的效果。

设计PCB印制线路板时，电源输入端跨接一个10μF~100μF的电解电容器，每个集成芯片的电源-地之间配置一个0.01μF的陶瓷电容器。

一方面提供和吸收该集成电路开门关门瞬间的充放电能，另一方面旁路掉该器件的高频噪声。

一、PCB板中去耦电容的分类去耦电容在补偿集成片或电路板工作电压跌落时能起到储能作用。

它可以分成整体的、局部的和板间的三种。

它的大小为PCB上所有负载电容和的50~100倍。

它应放置在紧靠PCB外接电源线和地线的地方，印制线密度很高的地方。

这不仅不会减小低频去耦，而且还会为PCB上布置关键性的印制线提供空间。

局部去耦电容有两个作用。

同时由于各集成片拥有自己的高频通道，相互之间没有公共阻抗，抑止了其阻抗耦合。

局部去耦电容安装在每个集成片的电源端子和接地端子之间，并尽量靠近集成片。

板间去耦电容是指电源面和接地面之间的电容，它是高频率时去耦电流的主要来源。

板间电容可以通过增加电源层和接地层间面积来增大。

在PCB中，一些接地面可以布到了电源层，移去这些接地面，用电源隔离区代之，可以增加板间电容。

二、PCB板中去耦电容的大小在直流电源回路中，负载的变化会引起电源噪声。

例如在数字电路中，当电路从一个状态转换为另一种状态时，就会在电源线上产生一个很大的尖峰电流，形成瞬变的噪声电压。

配置去耦电容可以抑制因负载变化而产生的噪声，是印制电路板的可靠性设计的一种常规做法，好的高频去耦电容可以去除高到1GHz的高频成分。

PCB设计中电容去耦规则小结

PCB设计中电容去耦规则小结
1. 在印制版上增加必要的去藕电容，滤除电源上的干扰信号，使电源信号稳定。

在多层板中，对去藕电容的位置一般要求不太高，但对双层板，去藕电容的布局及
电源的布线方式将直接影响到整个系统的稳定性，有时甚至关系到设计的成败。

2. 在双层板设计中，一般应该使电流先经过滤波电容滤波再供器件使用，同时还
要充分考虑到由于器件产生的电源噪声对下游的器件的影响，一般来说，采用总线
结构设计比较好，在设计时，还要考虑到由于传输距离过长而带来的电压跌落给器
件造成的影响，必要时增加一些电源滤波环路，避免产生电位差。

3. 在高速电路设计中，能否正确地使用去藕电容，关系到整个板的稳定性。

退耦电容的布置和布线

去耦电容的布局与布线作者卢起斌日期2009-5-4 版本1.0去耦电容放置在负载器件的电源和地之间，主要有两个作用：一方面是作为负载器件的蓄能电容，避免由于电流的突变而使电压下降，相当于滤除纹波；另一方面旁路掉该器件的高频噪声。

在很多设计中，去耦电容通常使用容量相差一个数量级以上的两个甚至更多的电容并联，为的是提高电源供应电路从高到低频的瞬态响应。

理论上电容越大，低频的通过性越好，滤波效果也越好，但电容器的原理和结构也决定了大容量电容的分布参数，如等效电感和等效电阻都明显高于小电容，同时 PCB1线也存在一定的分布参数。

只是这些分布参数的在低频时表现并不明显，所以布局安排上可以将大容量电容放得远离有源器件一些。

随着工作频率升高，滤波器件的感抗和PC 战路感抗开始呈现，且频率越高感抗越大，对供电回路的纹波影响越明显，因此需要选用感抗小的小容量电容提供良好的去耦。

同时还应缩短滤波电容两端到负载的电源与地的距离，尽可能将去耦电容和负载器件放置在同一层。

为降低EMI ，也应尽量减小电源线和地回路之间包围的面积。

以下图例都是说明如何设计良好的去耦电路拓扑结构和布线策略。

图1各种布线方式对去耦质量的影响a) VCC and GND lead to supply70.se not via □ &Cap, DeCap has not ehsctb) GND lead noise to systam GND noi$e CL.ir$nt flo-TS partly v a DeCap DeCap has hardly eTacie) '.'CC and G N D lead ：i& supplyno se f&.n-s not DaCap. DeCap has not affect討 GNC is not shon competed rcDeCap GND and □«cap a loop cjr^snl 匚e 匚EQ has hardly effectM mmp cored connec:ed to yC and p&.-.er acpply.high speed current win “ supported from DeDvCdpCb GND lead no 辭 to S/stam GND noiae current flc -；s partl\ v a□ &Cap, DeCap has hardfy sffect■V 1 jz Hl lc J…J IC■ ■■■■■■■T'—L 1 kn2006-3-19不合il* iai果电流是滾动的.则会在电客前的写遑上玉成压降，这拝取的电區就是波动的‘电源a图2两种拓扑结构的对比喪片■gzVersion B : good图3多器件时两种去耦布线的对比loi ge orecLoyoul ol Wcc ond GNDS' nailer afea图4如何减小电源和地回路所包围的面积not good good best PADComp on ent grounding图5使用地平面时如何优化地线焊盘的引线和过孔思考一下：对于稳压器，其输入端、输出端的电容如何放置？以上图片均来自互联网，仅供研究、学习之用。