华北电力大学EDA实验报告

课程设计报告

(2013--2014年度第1学期)

名称：电子电工实习（EDA部分）院系：科技学院信息系

班级：

学号：

学生姓名：

指导教师：张宁孙娜

设计周数：分散1周

成绩：

日期：2013年11月9日

一、课程设计（综合实验）的目的与要求

1、实验目的

设计一个具有基本功能的电子钟

2、实验要求

（1）、在6位数码管上按24小时进制显示“时”“分”“秒”；

（2）、有对“时”“分”“秒”的校时功能；

（3）、具有正点报时功能。当快到正点，即某点59分50秒时，电子钟报时，蜂鸣器鸣叫，10秒后结束；

二、设计实验

1、设计原理及其框图

（1）数字钟的构成

数字钟是一个将“时”，“分”，“秒”显示于人的视觉器官的计时装置。它的计时周期为24小时，显示满刻度为23时59分59秒，。因此，一个基本的数字钟电路主要由译码显示器、“时”，“分”，“秒”计数器、校时电路、报时电路和蜂鸣器组成。干电路系统由秒信号发生器、“时、分、秒”计数器、译码器及显示器、校时电路、整点报时电路组成。秒信号产生器是整个系统的时基信号，它直接决定计时系统的精度。将标准秒信号送入“秒计数器”，“秒计数器”采用60进制计数器，每累计60秒发出一个“分脉冲”信号，该信号将作为“分计数器”的时钟脉冲。“分计数器”也采用60进制计数器，每累计60分钟，发出一个“时脉冲”信号，该信号将被送到“时计数器”。“时计数器”采用24进制计时器，可实现对一天24小时的累计。译码显示电路将“时”、“分”、“秒”计数器的输出状态送到六段显示译码器译码，通过六位LED 六段显示器显示出来。整点报时电路时根据计时系统的输出状态产生一脉冲信号，然后去触发一音频发生器实现报时。校时电路时用来对“时”、“分”、“秒”显示数字进行校对调整的。

（2）、简述74LS163

2、设计思路

通过分析实验要求得出：选用74LS163芯片共计6片，采用同步计数的方法来设计相关计时器（同一源输入脉冲接至CLK ，控制ENT 使能端实现计数），秒位计时器与分位计时器均为60进制，时位计时器为24进制。

控制验证当数字电子钟的输出为59分50秒时，与一个本电路所用的源输入脉冲信号，利用与门的特性输出相应的高低电平接通蜂鸣器实现整点报时。

三、实验具体设计

1、秒位计时电路设计（60进制）

秒低位计数用十进制计数器（74163改装）计数，由脉冲信号触发计数，9秒（秒低位输出1001B ）时，秒低位清零；秒高位计数用六进制计数器（74163改装）计数，9秒时，秒高位芯片ENT 输入高电平，由此触发计数，59秒（秒低位输出1001B ，秒高位输出0101B ）时，秒高位清零。如图（1）所示

74LS163芯片

4位二进制输出

2、分位计时电路设计（60进制）

分低位计数用十进制计数器（74163改装）计数，59秒时触发计数，9分59秒（分低位输出为1001H ，秒高位输出0101B ，秒低位输出1001B ）时，分低位清零；分高位计数用六进制计数器（74163改装）计数，9分59秒时，分高位芯片ENT 输入高电平，由此触发计数，59分59秒（分高位输出为0101B ，分低位输出为1001B ，秒高位输出0101B ，秒低位输出1001B ）时，分高位清零。如下图（2）所示：

图（1）秒位计时电路

分低位

图（2）分位计时电路

3、时位计时电路设计（24进制）

时低位计数用十（或四）进制计数器（74163改装）计数，59分59秒时触发计数，9时59分59秒（时低位输出为1001B，分高位输出为0101B，分低位输出为1001B，秒高位输出0101B，秒低位输出1001B），或者23时59分59秒（时高位输出为0010B，时低位输出为0011B，分高位输出为0101B，分低位输出为1001B，秒高位输出0101B，秒低位输出1001B）时，时低位清零；时高位计数用三进制计数器（74163改装）计数，9时59分59秒时，时高位芯片ENT 输入高电平，由此触发计数，23时59分59秒时，时高位清零。如下图（3）所示：

图（3）时位计时电路

4、整点报时电路

控制验证当数字电子钟的输出为59分50秒时，与一个本电路所用的源输入脉冲信号，利用与门的特性输出相应的高低电平接通蜂鸣器实现整点报时。如下图（4）所示：

5、实验步骤

（1）、软件仿真：

根据上述设计，使用Quartus II9.0进行相关原理图的描绘、编译和波形仿真，观察数字电子时钟是否逻辑有误；（2）、硬件仿真：

使用Quartus II9.0对所设计数字电子时钟进行管脚分配与封装（参照老师所给文档，保护、数码管选通电路、硬件连线与管脚配置等），下载到实验板上进行硬件仿真，观察数码管显示，在实验板上进行操作验证是否实现所设计功能。

如不满足实验要求，需反复修改设计，直到满足。

四、实验结果

1、完成数字电子时钟的设计，下载到实验板上硬件仿真实现预期设计。利用Quartus II9.0

进行仿真的波形如下图（5）至图（9）所示：

图（8）时低位(hourl)波形正确

图（5）秒低位(secl)秒高位(sech)波形正确

图（6）

分低位(minl)波形正确

图（7）分高位(minh)波形正确

图（9）时高位(hourh)波形正确

2、完成选做部分：电子钟实现整点报时功能电路的设计，下载到实验板上

硬件仿真基本实现预期设计。

3、问题分析及处理

1.实验开始，波形仿真时观察到时钟各位数字显示不是按照0—9顺序显示的，而且有一定的跳变。经分析是软件设置中高低位对应关系不正确，修改后部分位显示正常；

2.在1问题基础上，继续分析发现秒到分及分到时的进位逻辑有一定问题。修改后实现基本计时电路设计；

3.硬件仿真时，起初整点报时仅有一声长鸣，于是将59分50秒的输出与上源输入脉冲，实现了自59分50秒每秒一鸣；

4.虽已基本达到设计初衷，但本次设计仍然不尽完备，在校位等功能上仍有待完善。

五、课程设计总结或结论

本次实验基本达到预期目标。通过本次实验中综合运用学过的数字电子、可编程逻辑器件等基本知识，培养了我独立设计比较复杂的数字逻辑的能力。同时，我熟悉并初步掌握了使用EDA（电子设计自动化）工具设计数字逻辑的方法，还学会了使用Quartus II9.0软件设计时钟。包括设计输入、编译、软件仿真、下载和硬件仿真等全过程。在实验的过程中，由于思维受限，自己遇到了一系列问题，幸得各位实验指导老师的悉心指导与同学们的热心帮助，实验得以顺利进行。

设计是一个循序渐进的过程。电路的设计中，自己深切体会到了“欲速则不达”之理。起初，自己并未统筹全局，却因部分基本模块设计的较快而洋洋自得，却忽视了综合的优化完善。一次，计时电路在编译无误后却无法显示正确的波形，认为自己逻辑无误的我顿时产生了疑惑，在仔细观察后，我发现了逻辑欠缺，在秒计时电路与分计时电路的连接处仅仅注意到了本部分的使能，而忽略了衔接。找出了错误，我静下心来，先设计每一个功能模块，用软件仿真，调试每个功能