基于DSPBuilder数字信号处理课程设计

上海电力学院基于DSP Builder数字信号处理课程设计实验名称：AM调制FM调制及DDS信号专业：通信工程姓名：班级：学号：一、设计目的通过本次课程设计，巩固已学数字电路与逻辑设计的理论知识，掌握数字信号处理方法，引导学生从功能设计转向系统设计，掌握由现场可编程逻辑器件实现数字信号处理的方法，掌握现场可编程逻辑器件的应用设计，从而拓宽数字技术及处理的知识和设计能力，提高学生动手能力，培养学生分析问题与解决问题的能力。

二、设计内容本设计利用FPGA开发软件QuartusII，DSP BUILDER，MATLAB，设计实现各类波形信号的发生电路，如AM调制、FM调制、DDS控制等，进行引脚锁定、全编译通过后，完成FPGA器件Cyclone II的配置工作，并在Matlab Simulink中使用Scope显示仿真结果，在DE2开发板上下载并通过七段数码管，显示波形情况。

三、设计要求1.独立完成AM调制、FM调制、DDS控制电路的设计、译码显示电路的设计。

2.熟悉QuartusII，DSP BUILDER，MATLAB环境下系统开发设计流程。

3.在DE2上验证设计结果，并认真写出设计报告。

四、设计原理及步骤（一）.AM 调制的设计AM 幅度调制函数信号可以用式)m 1(am dr ⋅+⋅=F F F 来表述，其中，dr F 、am F 、F 分别是被调制的载波信号，需要被调制的信号和调制后AM 的输出信号，它们都是有符号数，m 是调制度，10<<m 。

s （t ）=m （t ）*sin （t ）其中m （t ）是1或者是0，sin （t ）是载波观察s （t ）如果有波形输入的是1没波形是0。

基于DSP Builder 的数字的AM 系统如下图所示元器件的主要参数设定在这里省略介绍仿真如下图所示：通过matlab 转化成VHDL 语言通过Quartus2并下到板上验证，在这里需要添加几个模块一是分频器因为我们晶振频率较高反映在数码管上分辨不出所以叫频率降低，二是把8位的二进制传化成三位的十进制数，三是把十进制的数显示在数码管上；最后通过引脚分配输入端口有时钟clock 、使能端sw ，一个数字输入拨码开光，输出有四个数码管显示。

通过图形编辑法最终的实现电路为下图所示：Rom 中的mif 表格：分配引脚：波形仿真：下载到板上进行验证:可以看到的数码管的数字在以不同的值在跳动，调制前的数据没有变，调制后的数据和0交替跳动，因为输入的数字信号是1和1交替变化的，因此出现了这样的结果。

（二）．DDS 控制电路的设计DDS ，即直接数字合成器，是采用数字技术的一种新型技术，他通过控制频率、相位增量的步长，产生各种不同频率的信号。

它的优点在于：有较高的频率；可以实现快速的频率切换；在频率改变时能够保持相位的连续；很容易实现频率、相位和幅度的数控调制等。

目前可采用专用或可编程逻辑芯片实现DDS ，专用的DDS 芯片产生的信号波形、功能和控制方式固定，常不能满足具体需要。

具有器件规模大、工作速度快及可编程的硬件特点，并且开发周期短，易于升级，因为非常适合用于实现DDS 。

DDS （直接数值合成器）信号发生器，通过不同的频率控制字产生各种不同频率的信号。

主要由16 位加法器、16位寄存器正弦波形数据查找表（LUT ）、频率控制字组成，并且其输出计算波形为：)22cos()(c t f K t c Nπ=。

DDS 原理：DDS 的结构原理图如图所示，DDS 以数控的方式，产生频率、相位和幅度可控的正弦波。

电路包括了相位累加器、相位、正弦ROM 查找表、基准时钟源等组成。

其中前三者是DDS 结构中的数字部分，具有数字控制的功能。

图 基本DDS 结构框图如图所示，DDS 系统的核心是相位累加器，完成相位累加过程。

在基准时钟的控制下，频率控制字由累加器累加，以得到相应的相位数据，相位调制器接收相位累加器的相位输出，主要用于信号的相位调制，其输出的数据作为取样地址来寻址正弦ROM 查找表，完成相位-幅度变换，输出不同的幅度编码；再经过D/A 转换器得到相应的阶梯波；最后经低通对阶梯进行平滑处理，即可得到由频率控制字决定的连续变换输出的正弦波。

由以上原理可以得到DDS 的输出频率clk N out f B f ⋅=∆2θ，式中，θ∆B 是频率的控制字，它与系统时钟频率呈正比；clk f 是系统基准时钟的频率值；N 是相位累加器数据位宽，也是频率输入字的数据位宽。

DSP Builder 简介：DSP Builder 是美国Altera 公司推出的一个面向DSP 开发的系统级工具，他作为Matlab 的一个Simulink ，使得用FPGA 设计DSP 系统完全通过Simulink 的图形化界面进行建模、系统级仿真，设计模型可直接向硬件描述语言转换，并自动调用Quartus Ⅱ等EDA 设计软件，完成综合、网表生成以及器件适配乃至FPGA 的配置下载，使得系统描述与硬件实现有机的融合为一体，充分体现了现代技术自动化开发的特点与优势。

基于DSP Builder 的DDS 设计与仿真基于DSP Builder 的DDS 系统如图所示：图 DDS 直接频率合成器DSP Builder/Matlab Simulink 模型仿真图如下图：图 DDS 仿真图通过matlab转化成VHDL语言通过Quartus2并下到板上验证，在这里需要添加几个模块一是分频器因为我们晶振频率较高反映在数码管上分辨不出所以叫频率降低，二是把8位的二进制传化成三位的十进制数，三是把十进制的数显示在数码管上；最后通过引脚分配输入端口有时钟clock，输出由三个数码管显示。

通过图形编辑法最终的实现电路为下图所示：最后分配引脚下载到板上验证实验现象引脚分配如下图：通过matlab得到下载到DE2板子上的数据：下载到DE2板子上，观察实验现象可以看到数码管显示的是同scope里面出来的波形一直的数据，数据我通过matlab显示出来，对照可以看到其变化一致。

五. 设计结论本设计使用了DSP Builder，建立了基于DDS，AM调制系统模型，使用QuartusⅡ下到板上进行验证，结果表明该模型可以正确地产生AM调制信号、DDS信号。

本方案最大的特点是采用了DSP Builder，它作为一个算法级的设计工具，只需在Simulink中进行图形化设计，仿真通过后，即可使用Signal Compiler把MATLAB/Simulink模型文件（.mdl）转换成相应的硬件描述语言VHDL设计文件（.vhd），以及用于控制综合与编译的TCL脚本。

根据这些文件后续步骤可以由QuartusⅡ自己完成。

大大减少了编程的复杂度，使硬件描述更加的直观。

此外，本方案采用DDS技术，获得了较高的频率分辨率，同设计方法简单快捷，降低了实现的复杂度，而且便于修改和功能扩充。

通过该设计使我全面熟悉、掌握VHDL语言基本知识，掌握利用VHDL语言对信号发生器的编程和时序逻辑电路编程，把编程和实际结合起来，熟悉编制和调试程序的技巧，掌握分析结果的若干有效方法，进一步提高动手能力，培养使用设计综合电路的能力，养成提供文档资料的习惯和规范编程的思想。

通过了本次实验使我对程序设计有了新的认识与体会，做实验不单单是在软件上运行出结果就表明对了，当其与硬件连接后能否对应现象也是非常重要的，我们不仅要学好软件，也要将硬件部分做好，多学习，多思考，在今后的运用中也将会更加的得心应手。

总之，这次课程设计我受益匪浅。

源程序：AM调制的分频器：library ieee;useentity clk_1_gen isport(clkin :in std_logic;clkout:out std_logic);end clk_1_gen;architecture behave_clk_1_gen of clk_1_gen issignal Counter:Integer RANGE 0 TO N;signal Clk: Std_Logic;beginprocess(clkin)beginif rising_edge(clkin) then --每计到4个（0~3）上升沿，输出信号翻转一次if Counter=N thenCounter<=0;Clk<=NOT Clk;elseCounter<= Counter+1;end if;end if;end process;clkout<= Clk;end behave_clk_1_gen;DDS调制的分频器：library ieee;useentity clk_1_gen isport(clkin :in std_logic;clkout:out std_logic);end clk_1_gen;architecture behave_clk_1_gen of clk_1_gen isconstant N: Integer:=390624;signal Counter:Integer RANGE 0 TO N;signal Clk: Std_Logic;beginprocess(clkin)beginif rising_edge(clkin) thenif Counter=N thenCounter<=0;Clk<=NOT Clk;elseCounter<= Counter+1;end if;end if;end process;clkout<= Clk;end behave_clk_1_gen;8选3选择器：library ieee;use eigth_to_3 isport(input :in std_logic_vector(7 downto 0); output: out std_logic_vector(3 downto 0); output1: out std_logic_vector(3 downto 0); output2: out std_logic_vector(3 downto 0) );end entity eigth_to_3;architecture three of eigth_to_3 issignal s :integer range 0 to 999;signal s1 :integer range 0 to 15;signal s2 :integer range 0 to 15;signal s3 :integer range 0 to 15;begins<=conv_integer(input);s1<=s/100;s2<=(s rem 100)/ 10;s3<=(s rem 10);output<=conv_std_logic_vector(s1,4); output1<=conv_std_logic_vector(s2,4); output2<=conv_std_logic_vector(s3,4); end;数码管显示：library ieee;useentity num_7seg isport(c:in std_logic_vector(3 downto 0);hex:out std_logic_vector(6 downto 0)); end num_7seg;architecture behave_num_7seg of num_7seg is beginwith c(3 downto 0) selecthex<= "1000000" when "0000" , --"0""1111001" when "0001" , --"1""0100100" when "0010" , --"2""0110000" when "0011" , --"3""0011001" when "0100" , --"4""0010010" when "0101" , --"5""0000010" when "0110" , --"6""1111000" when "0111" , --"7""0000000" when "1000" , --"8""0010000" when "1001" , --"9""1111111" when others; --" " end behave_num_7seg;。