SDRAM 类高速器件布线规则
SDRAM布线规则及技巧
SDRAM布线规则及技巧SDRAM（Synchronous Dynamic Random Access Memory）是一种同步动态随机存取存储器，广泛应用于计算机系统中。
SDRAM的性能受到布线的影响，因此在设计SDRAM布线时需要遵守一些规则和技巧，以保证其性能和稳定性。
首先，布线规则是确保时序要求满足的基础。
时序要求是指控制信号在SDRAM上正确传输和演变的时间约束。
布线规则的主要目标是减少时序延迟和时序失真，确保信号的准确到达。
一些常见的布线规则包括：1.长度匹配：确保信号线的长度尽量相等，可以通过差分对和匹配长度来实现。
2.延迟匹配：保证信号线的延迟尽量相等，可以通过使用等长路径和准确的电缆长度来实现。
3.信号间隔：确保信号线之间的间隔足够，避免相互干扰。
4.层间切换：尽量减少信号线在不同层之间的切换，减少反射和串扰。
其次，布线技巧可以帮助优化布线效果和避免一些常见的布线问题。
1.差分对布线：差分对布线是一种常见的布线技巧，用于减少信号线之间的串扰和提高抗干扰能力。
差分对布线需要保持差分对的长度和延迟匹配。
2.绕行规则：在布线时需要避免绕行，尽量使用直线布线路径，减少信号线的长度和延迟。
3.层交叉规则：避免信号线在不同层之间频繁切换，减少反射和串扰。
如果需要交叉布线，应尽量避免延迟不匹配。
4.电源和地线：为SDRAM提供稳定的电源和地线是非常重要的。
布线时需要确保电源和地线的可靠连接、低噪声和低电阻。
最后，还有一些其他的技巧可以帮助优化SDRAM布线：1.参考设计：可以参考已有的成熟设计和布局规则，避免重复工作和一些常见的布线问题。
2.仿真与验证：使用电磁仿真工具和布线验证工具进行仿真和验证，确保布线符合设计要求并满足性能要求。
3.信号完整性分析：通过信号完整性分析工具，检测和分析信号线中的时序失真和耦合问题，从而优化布线布局。
总结起来，SDRAM布线规则和技巧可以帮助优化布线效果、提高信号完整性，确保SDRAM的性能和稳定性。
SDRAM 等长布线总结
SDRAM 等长布线总结(注：以下内容来自网络，正确与否请自行判断)等长布线总结等长线是为了减少信号相对延时，常用在高速存储器的地址和数据线上，简单来说：等长线的作用，就是让信号传输的速度一致。
I2C总线无需画等长线，虽然i2C信号与内存一样都是有相对时序要求，但由于信号频率较低，此时由导线长度引起的延时不足以影响正常时序，所以无需等长。
当然如果等长也没什么不好的。
差分线与一样，高速信号要注意等长，比如USB，低速信号无需特别注意线长度，比如485。
差分线在布线时要2根线要尽可能保持等距。
高速信号有效的建立保持窗口比较小，要让数据和控制信号都落在有效窗口内，数据、时钟或数据之间、控制信号之间的走线长度差异就很小。
具体允许的偏差可以通过计算时延来得到。
其实一般来说，时序逻辑信号要满足建立时间和保持时间并有一定的余量。
只要满足这个条件，信号是可以不严格等长的。
然而，实际情况是，对于高速信号来说(例如DDR2、DDR3、FSB)，在设计的时候是无法知道时序是否满足建立时间和保持时间要求(影响因素太多，包括芯片内部走线和容性负载造成的延时差别都要考虑，很难通过计算估算出实际值)，必须在芯片内部设置可控延时器件(通过寄存器控制延时)，然后扫描寄存器的值来尝试各种延时，并通过观察信号(直接看波形，测量建立保持时间)来确定延时的值使其满足建立时间和保持时间要求。
不过同一类信号一般只对其中一根或几根信号线来做这种观察，为了使所有信号都满足时序要求，只好规定同一类信号走线全部严格等长。
上面说的是高速并行信号。
对于高速的串行信号，如果是带时钟的，时钟和串行数据也必须满足建立保持时间要求，所以也要控制好长度。
有些高速串行信号虽然带时钟，但这个时钟不是用来锁存数据而是一个频率较低的参考时钟，那么数据和时钟以及多个通道之间的数据的skew就可以宽松很多，不用严格等长，因为接收芯片是能够正确找出每个通道的起始位并且把参考时钟经过PLL倍频和相移来锁存数据的。
sdram pcb 设计规则
sdram pcb 设计规则SDRAM PCB设计规则SDRAM（Synchronous Dynamic Random Access Memory）是一种常见的内存芯片，它在计算机系统和其他电子设备中广泛使用。
为了确保SDRAM能够稳定、高效地工作，PCB（Printed Circuit Board）的设计需要遵循一些特定的规则。
1. 电源和地线规则：SDRAM需要稳定的供电和有效的接地。
为了实现这一点，在设计过程中应遵循以下规则：- 为SDRAM芯片提供一组独立的电源和地线，以减少电源噪声。
- 在布局过程中，将电源和地线尽可能靠近SDRAM芯片，并使用足够宽度的铜层来降低电阻和电感。
2. 布局规则：好的布局是确保SDRAM性能的重要因素。
以下是一些建议的布局规则：- 将SDRAM芯片放置在离CPU和其他重要器件尽可能近的位置，以缩短信号路径。
- 尽量避免将SDRAM芯片放置在热源附近，以防止温度升高而导致性能下降。
- 在布局过程中，遵循良好的信号完整性原则，如避免过长的导线或者过多的弯曲。
3. 信号完整性规则：为了保证信号在PCB上的传输完整性，应遵循以下规则：- 确保时钟和数据线的匹配长度，以防止时序偏差。
- 使用适当的信号层和层间间距来隔离敏感的时序信号，以减少噪声干扰。
- 使用合适的阻抗匹配来提高信号传输的质量，防止反射和信号衰减。
4. 热管理规则：SDRAM在高频运行时会产生热量，因此在设计过程中需要考虑热管理问题：- 在PCB中加入散热孔或金属散热片，以增加散热表面积并提高散热效果。
- 确保周围环境的通风良好，避免过热影响SDRAM的性能。
综上所述，设计符合SDRAM的PCB需要遵循电源和地线规则，布局规则，信号完整性规则以及热管理规则。
这些规则旨在最大程度地提高SDRAM的性能、稳定性和可靠性。
在设计过程中，请确保严格遵守相关规范和标准，以确保SDRAM的最佳工作状态。
SDRAM走线仿真
SDRAM 信号完整性分析SDRAM在车载视觉核心板布线中是最关键的一环，需要慎重考虑其具体的布线策略。
此部分工作频率高，数据吞吐量大，且容易受到外界环境的干扰，也容易影响到其它电气设备的工作，如果数据传输因此出现错误则可能导致严重后果。
一、SDRAM走线规则设定考MICRON提供的关于SDRAM走线建议并根据实际情况对规则设定如下：1、时钟线、控制线、地址线、数据线进行分组，其中数据线和地址线由于线数较多，又分为几个小组（四位一组）；2、设定时钟线、控制线、地址线和数据线的线宽，参考MICRON提供的技术资料，都设定为7mil；3、设定各信号组组内和组间间距，组内保持至少14mil的间距（含与过孔间的间距），组间保持20mil以上的间距；4、相邻两层之间走线尽量保持垂直，减小重合面积，从而减小两线之间的串扰；5、关于去耦电容及SDRAM供电电源引脚走线均采用20mil线宽；6、去耦电容及供电电源脚过孔大小统一设定为内径10mil，外径20mil；二、SDRAM走线仿真规则设定1、驱动时钟的设定驱动时钟根据信号分组中不同信号的工作频率设定不同的驱动时钟周期以及占空比，其中占空比统一设置为50%，地址线组和数据线组的驱动时钟周期统一设定为100MHz，时钟周期也设定为100MHz；2、关于上升沿过冲的设定参考SDRAM 数据手册上关于供电电压和I/O口输入电压的最大电压值（对地4.6V）可以知道允许的最大过冲电压为1.3V，超过该电压很可能导致器件的损坏；3、关于上升沿下冲的设定该值需要参考最小输入高电平电压（2.000V）值，设定为1.3V；4、关于下降沿过冲的设定由于I/O输入最大电压是参考VSS而言，因此也设定为1.3V；5、关于下降沿下冲的设定此处参考SDRAM的IBIS模型中关于阈值电平的电压值1.5V，设定下降沿下冲的最大值为1.5V；6、关于阻抗设定由于DSP和SDRAM的端口特性阻抗皆为50ohm，因此原则上讲应当设定PCB走线的特性阻抗为50ohm，但考虑到电路板的实际情况，设定为40~60ohm；三、布线及仿真中遇见的问题1、关于阻抗匹配的问题由于PCB走线的特征阻抗与其本身的宽度、厚度以及周围的介质有关系，通常带状线和为带线的阻抗也不尽相同，按照目前的PCB层叠结构以及所选用的铜箔的厚度以及填充介质等因素，参考DSP及SDRAM输入输出端口的特征阻抗50ohm，通过软件Polar Si6000计算要使PCB走线的特征阻抗也为50ohm，这需要使线宽约为15.6mil，显然不太合适；考虑降低芯板的厚度来减小走线的宽度，要达到50ohm的特征阻抗，参考欣豐卓群科技（北京）有限公司提供的关于芯板及填充介质的常用厚度，在芯板厚度为4.7mil的情况下，为带线的特性阻抗在线宽为7mil 时能够满足要求；但考虑到电路板是安装在汽车上，汽车会有剧烈的振动，因此如果PCB 板太薄，机械强度很可能不够同时也可能因为产生较大的形变从而使电路板上元器件按损坏导致系统的崩溃，因此拟采用外加匹配电阻的方式来实现阻抗匹配，从而降低反射；2、关于匹配电阻放置位置的问题由于DSP 与SDRAM 之间存在做数据的双向传输，因此严格来说各自都是源端同时也是终端，串联电阻放置在哪段都可以。
DDRSDRAM布线规则
DDRSDRAM布线规则DDRSDRAM布线规则是指在电路板上设计和布置DDRSDRAM的电路和连线时需要遵循的一些规则和原则。
DDRSDRAM是一种双倍速率同步动态随机存储器，用于高速数据存储和访问，因此布线规则尤为重要，可以确保信号的完整性和稳定性，提高系统的性能和可靠性。
以下是DDRSDRAM布线规则的一些重要方面：1.线长匹配：DDRSDRAM的布线中，所有的时钟、地址、数据和控制信号必须尽量保持相等的线长。
由于DDRSDRAM使用双倍速率，信号频率较高，线长差异可能导致信号到达时间不一致，影响系统的稳定性。
通过保持线长相等，可以降低信号的传输延迟，减少时钟失真和时序错误。
2.地与电源平面：DDRSDRAM的布线中，要为信号线和电源线提供良好的地和电源环境。
通过使用地和电源平面，可以降低信号线上的互损耗和串扰，提高信号的信噪比和阻抗匹配。
电源平面还可以提供稳定的电源供应，减少功率噪声和波动对信号传输的影响。
3.信号隔离：DDRSDRAM的布线中，需要将不同类型的信号线进行隔离，避免互相干扰。
例如，时钟信号和数据信号应尽量分开布线，以减少互相之间的串扰。
同时，还应将高速信号线和低速信号线进行分离，避免高速信号对低速信号的影响。
4.差分信号：DDRSDRAM的部分信号采用差分传输方式，例如，地址和数据线。
在布线时，要确保差分线对称和匹配。
差分线对称性可以减少共模噪声的影响，而差分线匹配可以提高差分信号的传输效率和抗干扰能力。
5.终端电阻：DDRSDRAM的布线中，需要正确设置终端电阻来匹配信号线的特性阻抗。
终端电阻的作用是反射信号的能量，减少信号反射和回波干扰。
正确设置终端电阻可以提高信号的传输质量，减少时序错误和噪声。
6.时序调整：DDRSDRAM的布线中，需根据具体的DDRSDRAM芯片和系统要求进行时序调整。
时序调整包括延迟设置、预充电设置和时钟节拍调整等。
通过合理设置时序参数，可以确保DDRSDRAM正常工作，提高数据传输的稳定性和速度。
DDR2 DDR3 SDRAM的PCB布线规则指导
Signal Integrity and PCB layout considerations for DDR2-800 Mb/s and DDR3 MemoriesFidus Systems Inc.900, Morrison Drive, Ottawa, Ontario, K2H 8K7, CanadaChris Brennan, Cristian Tudor, Eric Schroeter, Heike Wunschmann, and Syed BokhariSession # 8.13AbstractThe paper addresses the challenge of meeting Signal Integrity (SI) and Power Integrity (PI) requirements of Printed Circuit Boards (PCBs) containing Double Data Rate 2 (DDR2) memories. The emphasis is on low layer count PCBs, typically 4-6 layers using conventional technology. Some design guidelines have been provided.1. IntroductionDDR2 usage is common today with a push towards higher speeds such as 800 Mbps [1] and more recently, 1066 Mbps. DDR3 [2] targets a data rate of 1600 Mbps. From a PCB implementation standpoint, a primary requirement is delay matching which is dictated by the timing requirement. This brings into it a number of related factors that affect waveform integrity and delay. These factors are interdependent, but where a distinction can be made, they can be termed PCB layer stackup and impedance, interconnect topologies, delay matching, cross talk, PI and timing. Cadence ALLEGRO™SI-230 and Ansoft’s HFSS™ are used in all computations.Table 1: Comparison of DDR2 and DDR3 requirementsSignals common to both technologies and a general comparison of DDR2 and DDR3 is shown in Table 1. It must be noted that “matching” includes cases where the clock net may be made longer (termed DELTA in ALLEGRO SigXP). We have assumed a configuration comprising a Controller and two SDRAMs in most illustrations that follow.2. PCB Layer stackup and impedanceIn a layer constrained implementation, a 4 layer PCB (Figure 1) is a minimum with all routing on TOP and BOTTOM layers. One of the internal layers will be a solid ground plane (GND). The other internal plane layer is dedicated to VDD. Vtt and Vref can be derived from VDD. Use of a 6-layer PCB makes the implementation of certain topologies easier. PI is also enhanced due to the reduced spacing between power and GND planes. The interconnect characteristic impedance for DDR2 implementation can be a constant. A single-ended trace characteristic impedance of 50 Ohms can be used for all single-ended signals. A differential impedance of 100 Ohms can be used for all differential signals, namely CLOCK and DQS. Further, the termination resistor pulled up to VTT can be kept at 50 Ohms and ODT settings can be kept at 50 Ohms.In the case of DDR3 however, single ended trace impedances of 40 and 60 Ohms used selectively on loaded sections of ADDR/CMD/CNTRL nets have been found to be advantageous. Further, the value of the termination resistor pulled up to Vtt needs to be optimized in combination with the trace impedance through SI simulations. Typically, it is in the range 30 – 70 Ohms. The differential trace impedance can remain at 100 Ohms.Figure 1 : Four and Six layer PCB stackup3. Interconnect TopologiesIn both cases of DDR2 and DDR3, DQ, DM and DQS signals are point-to-point and do not need any topological consideration. An exception is in the case of multi-rank Dual In Line Memory Modules (DIMMs). Waveform integrity is also easily addressed by a proper choice of drive strengths and On Die Termination (ODT). The ADDR/CMD/CNTRL signals, and sometimes the clock signal will involve a multipoint connection where a suitable topology is needed. Possible choices are indicated in Figure 2 for cases involving two SDRAMs. The Fly-By Topology is a special case of a daisy chain with a very short or no stub.For DDR3, any of these topologies will work, provided that the trace lengths are minimized. The Fly-by topology shows the best waveform integrity in terms of an increased noise margin. This can be difficult to implement on a4-layer PCB and the need for a 6-layer PCB arises. The daisy chain topology is easier to implement on a 4 layer PCB. The tree topology on the other hand requires the length of the branch AB to be very close to that of AC (Figure 2). Enforcing this requirement results in the need to increase the length of the branches which affects waveform integrity. Therefore, for DDR3 implementation, the daisy chain topology with minimized stubs proves to be best suited for 4-layer PCBs.For DDR2-800 Mbps any of these topologies are applicable with the distinction between each other being less dramatic. Again, the daisy chain proves to be superior in terms of both implementation as well as SI.Where more than two SDRAMs are present, often, the topology can be dictated by constraints on device placement. Figure 3 shows some examples where a topology could be chosen to suit a particular component placement. Of these, only A and D are best suited for 4-layer PCB implementation. Again, for DDR2-800 Mbps operations all topologies yield adequate waveform integrity. For a DDR3 implementation, in particular at 1600 Mbps, only D appears to be feasible.Vtt RtRtRtTree topology Fly-By topologyFigure 2: ADDR/CMD/CNTRL topologies with 2 SDRAMS(A)Figure 3: ADDR/CMD/CNTRL topologies with four SDRAMS4. Delay matchingImplementing matched delay is usually carried out by bending a trace in a trombone shape. Routing blockage may require layer jumping. Unfortunately, while physical interconnect lengths can be made identical in layout, electrically, the two configurations shown in Figure 4 will not be the same.The case of trombone delay has been well understood, and the case of a via is obvious. The delay of a trombone trace is smaller than the delay of a straight trace of the same center-line length. In the case of a via, the delay is more than that of a straight microstrip trace of length equal to the via length. The problem can be resolved in two different ways. In the first approach, these values can be pre-computed precisely and taken into account while delay matching. This would become a tedious exercise which could perhaps be eased with userRtRtRt(B)(C)(D)Rtdefined constraints in ALLEGRO 16.0. In the second approach, one would use means to reduce the disparity to an acceptable level.Trombone traceStraight traceL 3L 2 L 4 ≠L 1L 5Figure 4: Illustration of Trombone traces and ViasFigure 5: Circuit for estimation of trombone effect and resulting waveforms.≠Straight traceVia cross sectional viewConsider the case of a trombone trace. It is known that the disparity can be reduced by increasing the length of L3 (Figure 4). Details can be found in reference [3]. A simulation topology can be set up in SigXP to represent parallel arms of a trombone trace as coupled lines. A sweep simulation is carried out with L3 (S in Figure 5) as a variable and the largest reasonable value that reduces the delay difference with respect to a reference trace is selected. For microstrip traces, L3 > 7 times the distance of the trace to ground is needed.Delay values are affected in a trombone trace due to coupling between parallel trace segments. Another way to reduce coupling without increasing the spacing is to use a saw tooth profile. The saw tooth profile shows better performance as compared to a trombone although it eventually ends up requiring more space. In either case, it is possible to estimate the effect on delay precisely by using a modified equation for the computation of the effective trace length [3]. This would need to be implemented as a user defined constraint in ALLEGRO.Consider the case of a through hole via on the 6 layer stackup of Figure 2. Ground vias placed close to the signal vias play an important role in the delay. For the illustration, the microstrip traces on TOP and BOTTOM layers are 150 mils long, and 4 mils wide. The via barrel diameter = 8 mils, pad diameter is 18 mils and the anti-pad diameter is 26 mils.Three different cases are considered. In the first case, the interconnect with via does not have any ground vias in its immediate neighborhood. Return paths are provided at the edges of the PCB 250 mils away from the signal via. In the second case, a reference straight microstrip trace of length = 362 mils is considered. The third case is the same as case 1 with four ground vias in the neighborhood of the signal via. Computed s-parameters with 60 Ohm normalization are shown in Figure 6. It can be seen that the use of 4 ground vias surrounding the signal via makes its behavior more like a uniform impedance transmission line and improves the s21 characteristic. In the absence of a return path in the immediate neighborhood, the via impedance increases. For the present purpose, it is important to know the resulting impact on the delay.A test circuit is set up similar to Figure 5. The driver is a linear source of 60 Ohms output impedance and outputs a trapezoidal signal of rise time = fall time = 100 ps and amplitude = 1V. It is connected to each of the 3 interconnects shown in Figure 6 and the far end is terminated in a 60 Ohm load. The excitation is a periodic signal with a frequency of 800 MHz. The time difference between the driver waveform at V = 0.5 V and the waveform at the receiver gives the switched delay.Results are illustrated in Figure 7 where only the rising edge is shown. It can be seen that the delay with four neighboring ground vias differs from that of the straight trace by 3 ps. On the other hand, the difference is 8 ps for the interconnect with no ground vias in the immediate neighborhood.It is therefore clear that increasing the ground via density near signal vias will help. However, in the case of 4 layer PCBs, this will not be possible as the signal traces adjacent to the Power plane will be referenced to a Power plane. Consequently, the signal return path would depend on decoupling. Therefore, it is very important that the decoupling requirement on 4 layer PCBs addresses return paths in addition to meeting power integrity requirements.The clock net is differential in both DDR2 and DDR3. In DDR2, DQS can be either single ended or differential although it is usually implemented as differential at higher data rates. The switched delay of a differential trace is less than that of a single ended trace of identical length. Where timing computations indicate the need, the clock and DQS traces may need to be made longer than the corresponding ADDR/CMD/CNTRL nets and DATA nets.and DQ nets.Since DQ and DM nets run at the maximum speed, it is desirable that all of these nets in any byte lane be routed identically, preferably without vias. Differential nets are less sensitive to discontinuities and where layer jumping is needed, the DQS and CLOCK nets should be considered first.Figure 6: s-parameters of interconnects with vias (60 Ohm normalization)Figure 7: Driver and Receiver waveforms for the 3 cases of Figure 6. (Plot colors correspond)5. CrosstalkCross talk contributes to delay uncertainty being significant for microstrip traces. This is generally reduced by increasing the spacing between adjacent traces for long parallel runs. This has the drawback of increasing the total trace length and therefore a reasonable value must be chosen. Typically the spacing should be greater than twice the trace distance to ground. Again, ground vias play an important role. Near and far end coupling levels are illustrated in Figure 8. Use of multiple ground vias reduces coupling levels by 7 dB. To derive the interconnect budget, a simulation of a victim trace with two aggressors on both sides is adequate. Using a periodic excitation on all nets will yield the cross talk induced jitter. Using a pseudo random excitation on all nets will show the effect of both cross talk as well as data dependencies. Time domain results are not shown here, but it is easily done by setting up a 5 coupled line circuit in SigXP with the spacing between traces set up for sweeping. Reasonable spacing values that keep the jitter in the waveform due to both cross talk as well as pattern dependence at an acceptable level are chosen.Figure 8: s-parameters of coupled traces (60 Ohm normalization)6. Power IntegrityPower Integrity here refers to meeting the Power supply tolerance requirement under a maximum switching condition. Failure to address this requirement properly leads to a number of problems, such as increased clock jitter, increased data dependent jitter, and increased cross talk all of which eventually reduce timing margins.The theory for decoupling has been very well understood and usually starts with the definition of a “target impedance” as [4]CurrentTransient tolerance Voltage Z et t =arg (1)An important requirement here is knowledge of the transient current under worst case switching condition. A second important requirement is the frequency range. This is the range of frequencies over which the decoupling network must ensure that its impedance value is equal to or below the required target impedance. On a printed circuit board, capacitance created by the Power-Ground sandwich and the decoupling capacitors needs to handle a minimum frequency of ~100 kHz up to a maximum frequency of ~100-200 MHz. Frequencies below 100 kHz are easily addressed by the bulk capacitance of the voltage regulator module. Frequencies above 200 MHz should be addressed by the on-die and in some cases on-package decoupling capacitance. Due to the finite inductance of the package, there is no need to provide decoupling on the PCB to handle frequencies greater than 200 MHz. The actual computation of power integrity can be very complex involving IC package details, simultaneously switched signals and the PCB power distribution network. For PCB design, the use of the target impedance approach to decoupling design is simpler and provides a practical solution with very little computational effort.The three power rails of concern are the VDD, VTT and Vref. The tolerance requirements on the VDD rail is ~ 5% and the transient current is determined as the difference between Idd7 and Idd2 as specified by JEDEC [1,4]. This is accomplished by using plane layers for power distribution and a modest number of decoupling capacitors. It is preferable to use decoupling capacitors of 10 different values distributed in the range of 10 nF to 10 uF. Further, the capacitor pad mounting structure should be designed for reduced mounted inductance.The Vref rail has a tighter tolerance, but it draws very little current. Its target impedance is easily met using narrow traces and one or two decoupling capacitors. It is important however that the capacitors be located very close to the device pins.The VTT rail proves to be challenging because it not only has a tighter tolerance, but it also draws a transient current close to that of the VDD rail. The transient current is easily calculated as described in reference [5]. Again, the target impedance requirement can be met using an increased number of decoupling capacitors.On a 4 layer PCB, the planes are too far apart and consequently the advantage of inter-plane capacitance is lost. The number of decoupling capacitors needs to be increased and higher frequency capacitors with values less than 10 nF may be needed. These computations are easily done using ALLEGRO SI Power Integrity option.7. TimingTiming computation is carried out as described in reference [6]. A table needs to be setup for the following eight cases: 1. 2. 3. 4. 5. 6. 7. 8. Write Setup analysis DQ vs. DQS Write Hold analysis DQ vs. DQS Read Setup analysis DQ vs. DQS Read Hold analysis DQ vs. DQS Write Setup analysis DQS vs. CLK Write Hold analysis DQS vs. CLK Write Setup analysis ADDR/CMD/CNTRL vs. CLK Write Hold analysis ADDR/CMD/CNTRL vs. CLKAn example is shown for the case of Write setup analysis in Table 2. Actual numbers have been omitted as they are not precisely known yet for DDR3. These numbers are obtained from data sheets of Controller and memory manufacturers. The numbers in the interconnect section are determined by SI simulations. All the eight cases need to be analyzed for DDR2. For DDR3, 5 and 6 are not needed due to its write leveling feature. In the PCB implementation, length match tolerances must ensure that the total margin is positive. ElementControllerSkew Componenta.)DQ vs. DQS skew at transmitter output b.) Data / Strobe PLL jitter a+b Setup requirement (tDSb @ Vih/Vil level) DQ slew rate DQS slew rateSetupUnitsps ps ps psCommentsFrom controller design data Used if not included in transmitter skewTotal Controller SDRAM (or DIMM)V/ns V/ns psTotal SDRAM setup requirement InterconnecttDSb + slew rate adjustmentFrom SDRAM datasheet; this number is to be adjusted based on DQ and DQS slew rates Measured as per JEDEC specification from SI simulation results Measured as per JEDEC specification from SI simulation results Includes slew rate adjustmenta.) Data Xtalk b.) DQS Xtalk c.) Length matching tolerance d.) Characteristic impedance mismatch Total Interconnect Min. Total Setup Budget Setup margin Interconnect skew (a + b + c + d) 0.24*tckps ps ps ps2 aggressors (one each side of the victim); victim – repetitive; aggressor- PRBS 2 aggressors (one each side of the victim); victim – repetitive; aggressor- PRBS Extracted from SI simulation results longest data net, worst case PVT corner can be omitted if routing of DQ and corresponding DQS signals are done on same layerps ps From SDRAM datasheet (includes clock duty cycle variation) Must be positiveMin. Total Setup Budget – (Total Controller + Total SDRAM + Total Interconnect )psTable 2: Illustration of DDR3 Write Setup timing analysis summary for DQ vs. DQS8. PCB LayoutImplementation on a PCB involves a number of tradeoffs to meet SI requirements. Often, the question is how far does one need to go? PCB layout tasks are facilitated using the following approach: 1. Set up topology and constraints in ALLEGRO Constraint Manager. 2. Design Controller BGA breakout. A controller pin arrangement with ADDR/CMD/CNTRL pins in the middle and DQ/DQS/DM byte lanes on either side is best suited. Within these groups, individual pins may need to be swapped to ensure routing with minimum cross-over. 3. Attempt routing with reduced stub length and a minimum trace spacing as obtained from cross talk simulation. Often, most stubs can be eliminated but it will not be possible for all the pins. One may try two traces between BGA pads of the memory devices. This would require narrow PCB traces which can increase manufacturing cost. Yet, it will not be possible for all signals unless micro via and via-in-pad technology is used. Complete routing with coarse length matching tolerances. 4. Place Vref decoupling capacitors close to the Vref pins. Vtt decoupling can be placed at the far end of the last SDRAM and will not come in the way of routing. VDD decoupling can be placed close to devices where possible without blocking routing channels. The smaller valued capacitors should be placed closer to the devices. With a proper decoupling design, it will not be necessary to cram all capacitors close to the devices. All decoupling capacitors should use a fan out for the footprint designed for reduced inductance. This is typically two short wide traces perpendicular to the capacitor length. This can be automated by using a user defined capacitor footprint that can be attached to all the decoupling capacitors in the schematic. 5. Implement fine length matching and insert multiple ground vias where signal traces jump layers. It is better to use the delay matching option in ALLEGRO and one must include z-axis delay. Typically, P and N nets of differential pairs should be matched with a tolerance of +/- 2ps and the tolerance for all other matched nets can be +/- 10 ps or more based on the timing margin computation.9. DIMMConsiderations described above apply to the case of PCBs containing one or more DIMMs. The only exception is that the decoupling requirement for the memories can be relaxed as it is already accounted for on the DIMM PCB. SI analysis of registered DIMMs is also much simpler where the DIMM is treated as a single load. While the routing topology for ADDR/CMD/CNTRL nets is usually a daisy chain with reduced stubs, tree topologies can also be used for registered DIMMs. Analysis of un-buffered DIMMs can become tedious as the timing requirement at all the SDRAMs must be analyzed. DIMM routing on 4-layer PCBs is relatively simpler compared to the case of SDRAMs.10. ExamplesThe detail described above has been used in the implementation of a DDR2 PCB, a DDR3 PCB and a DDR3 – DIMM PCB. The controller is from MOSAID [7] which is designed to provide both DDR2 as well as DDR3 functionality. For the SI simulations, IBIS models have been used. Models for the memories are from MICRON Technology, Inc [8]. The IBIS models for the DDR3 SDRAMs were available at 1333 Mbps speed. These were used at 1600 Mbps. For the unbuffered DDR3 DIMM (MT_DDR3_0542cc) EBD models from Micron Technology were used. All waveforms are for the typical case and are computed at the SDRAM die. The 6 layer PCB stackup of Figure 2 is used with routing on TOP and BOTTOM layers only. The memory consists of 2 SDRAMsrouted as a daisy chain. In the case of the DIMM, a single unbufferred DIMM is used. TOP/BOTTOM layer routing and Signal Integrity waveforms are shown in Figures. 9-11.Snapshots ofFigure 9: Illustration of TOP and BOTTOM layers of a DDR3 PCB with computed waveforms at the farthest SDRAM. Waveform on left is an ADDRESS net compared to that of the CLOCK net. Waveform on the right is a DATA net compared to that of a DQS net. Clock frequency = 800 MHz and data rate is 1600 Mbps.Figure 10: Illustration of TOP and BOTTOM layers of a DDR2 PCB with computed waveforms at the farthest SDRAM. Waveform on left is an ADDRESS net compared to that of the CLOCK net. Waveform on the right is a DATA net compared to that of a DQS net. Clock frequency = 400 MHz and data rate is 800 Mbps.Figure 11: Illustration of TOP and BOTTOM layers of a DDR3 – DIMM PCB with computed waveforms at the 8th (last) SDRAM on DIMM. Waveform on left is an ADDRESS net compared to that of the CLOCK net. Waveform on the right is a DATA net compared to that of a DQS net.Lastly, Figure 12 shows a comparison of computed and measured DATA eye patterns of an 800 Mbps DDR2. In all cases waveform integrity can be seen to be excellent.Figure 12: Computed (Red) and Measured (blue) waveforms of a data net of an 800 Mbps DDR2 PCB.11. ConclusionIn this paper, all aspects related to SI, and PI of DDR2 and DDR3 implementation have been described. Use of Constraint Manager in ALLEGROTM makes implementation easy. While a four layer PCB implementation of 800 Mbps DDR2 and DDR3 appears to be feasible, DDR3-1600 Mbps will prove to be challenging. It will become clearer as the memory devices become available and one has a good handle on timing numbers.References[1] DDR2 SDRAM Specification, JEDEC JESD79-2B, January 2005. [2] DDR3 SDRAM Standard, JEDEC JESD79-3, June 2007. [3] Syed Bokhari, “Delay matching on Printed Circuit Boards”, Proceedings of the CDNLIVE 2006, San Jose. [4] Larry D Smith, and Jeffrey Lee, “Power Distribution System for JEDEC DDR2 memory DIMM, Proc. IEEE EPEP conference, Princeton, N.J., pp. 121-124, October 2003. [5] Hardware and layout design considerations for DDR2 SDRAM Memory Interfaces, Freescale semiconductor Application Note, Doc. No. AN2910, Rev. 2, 03/2007. [6] DDR2 design guide for 2 DIMM systems, Technical Note, Micron Technology Inc. TN-47-01, 2003. [7] /corporate/products-services/ip/SDRAM_Controller_whitepaper_Oct_2006.pdf [8] /products/dram/ddr2/partlist.aspx?speed=DDR2-800 [9] /products/dram/ddr3/partlist.aspx?speed=DDR3-1066。
sdram pcb 设计规则
sdram pcb 设计规则SDRAM (Synchronous Dynamic Random Access Memory)是一种同步动态随机存取存储器，被广泛应用于计算机和其他电子设备中。
SDRAM PCB (Printed Circuit Board)设计规则是在设计SDRAM模块时需要遵循的一些准则和规范，以确保模块的性能、稳定性和可靠性。
下面是一些与SDRAM PCB设计相关的参考内容：1. PCB布局：- 确保SDRAM芯片和相关元件之间的连接尽可能短，以减少信号传输的延迟。
- 高速信号线应避免过长的走线，并尽量采用直线走线方式，以减少信号的反射和干扰。
- 将SDRAM芯片和电源引脚放置在接近功耗滤波电容的位置，以最大程度地降低功耗线的阻抗。
- 合理规划地面和电源平面，确保它们之间有足够的距离，以减少地平面与电源平面之间的串扰。
2. 信号完整性：- 为时钟信号、地址信号和控制信号提供低阻抗、低噪声的电源电压。
这可以通过增加电源滤波电容和合理布局电源和地线来实现。
- 使用阻抗匹配技术，保持信号走线的阻抗与适配SDRAM的驱动器和终端之间的要求一致。
- 通过添加补偿差分走线、增加差分走线间距、使用扇出缓冲器等措施，减少信号串扰和互相干扰。
3. 电源和地线：- 提供足够的地平面和电源平面，以减少信号回流路径的长度和电磁干扰。
- 采用较大的电源与地引脚走线，以增加电源回流的路径，减小引脚区距离，提高电源稳定性。
- 使用分区式供电和分离式地线布局，以降低供电噪声和信号引起的传导和射频辐射干扰。
4. DDR引脚布局和输形：- DDR (Double Data Rate)是SDRAM的一种改进版本，它有更高的数据传输速率和更复杂的信号分布。
在布局和输形过程中，应遵循DDR的特殊要求，如匹配长度差异、避免信号回流突变等。
5. 噪声控制：- 在PCB设计中使用分离式地线和电源布局可减少地线回流并降低供电噪声。
sdram信号线等长处理
sdram信号线等长处理SDRAM（同步动态随机存取存储器）是一种常见的内存类型，被广泛应用于计算机和其他电子设备中。
在设计电路板时，处理SDRAM信号线等长是非常重要的。
如果SDRAM信号线长度不一致，可能会导致信号传输延迟，影响系统性能。
那么，如何处理SDRAM信号线等长呢？首先，我们需要了解SDRAM信号线的作用。
SDRAM信号线用于在主板和SDRAM芯片之间传输数据和控制信号。
由于信号在传输过程中会遇到阻抗不匹配和传输延迟等问题，因此需要将SDRAM信号线等长处理，以保证信号的同步和稳定性。
在处理SDRAM信号线等长时，首先要进行信号路径规划。
即确定信号线的走向和长度，使各个信号线的长度尽量保持一致。
这样可以降低信号传输延迟，提高系统的稳定性和性能。
在进行信号路径规划时，可以使用专业的设计软件，如Cadence Allegro等，来帮助实现信号线等长处理。
另外，还可以采用控制线的方式来处理SDRAM信号线等长。
即引入控制线，通过调整控制线的长度来实现信号线的等长处理。
这种方法可以有效地控制信号线的长度差异，提高系统的稳定性和可靠性。
除了信号路径规划和控制线调整外，还可以采用差分信号线和匹配线的方式来处理SDRAM信号线等长。
差分信号线可以有效地抑制信号干扰和传输失真，提高系统的抗干扰能力。
而匹配线则可以确保信号线的长度一致，提高系统的同步性和稳定性。
总的来说，处理SDRAM信号线等长是设计电路板时需要重点考虑的问题。
通过合理的信号路径规划、控制线调整、差分信号线和匹配线等方法，可以有效地实现SDRAM信号线的等长处理，提高系统的性能和可靠性。
希望以上内容能对大家有所帮助，谢谢！。
SDRAM布线规则
SDRAM布线规则一：SDRAM 类高速器件布线规则通用基本法则：（1）DDR和主控芯片尽量靠近（2）高速约束中设置所有信号、时钟线等长(最多允许50mil的冗余)，所有信号、时钟线长度不超过1000mil （3）尽量0过孔，元件层下面一定要有一个接地良好的地层，所有走线不能跨过地的分割槽，即从元件层透视地层看不到与信号线交叉的地层分割线。
这样的话200M的DDR基本上是没有太大问题。
其它的一些3W 20H法则能做到就尽量做到吧时钟信号：以地平面为参考，给整个时钟回路的走线提供一个完整的地平面，给回路电流提供一个低阻抗的路径。
由于是差分时钟信号，在走线前应预先设计好线宽线距，计算好差分阻抗，再按照这种约束来进行布线。
所有的DDR差分时钟信号都必须在关键平面上走线，尽量避免层到层的转换。
线宽和差分间距需要参考DDR控制器的实施细则，信号线的单线阻抗应控制在50～60 Ω，差分阻抗控制在100～120 Ω。
时钟信号到其他信号应保持在20mil以上的距离来防止对其他信号的干扰。
蛇形走线的间距不应小于20 mil。
串联终端电阻RS值在15～33Ω，可选的并联终端电阻RT 值在25～68 Ω，具体设定的阻值还是应该依据信号完整性仿真的结果。
数据信号组：以地平面为参考，给信号回路提供完整的地平面。
特征阻抗控制在50～60 Ω。
线宽要求参考实施细则。
与其他非DDR 信号间距至少隔离20 mil。
长度匹配按字节通道为单位进行设置，每字节通道内数据信号DQ、数据选通DQS和数据屏蔽信号DM长度差应控制在±25 mil内(非常重要)，不同字节通道的信号长度差应控制在1 000 mil内。
与相匹配的DM和DQS串联匹配电阻RS值为0～33 Ω，并联匹配终端电阻RT值为25～68Ω。
如果使用电阻排的方式匹配，则数据电阻排内不应有其他DDR信号。
地址和命令信号组：保持完整的地和电源平面。
特征阻抗控制在50～60 Ω。
SDRAM介绍及PCBLayout处理
SDRAM介绍及PCBLayout处理SDRAM的特点是操作和数据的同步，数据的读写都是在时钟信号的驱动下进行的。
相较于其他类型的DRAM，SDRAM具有更高的带宽和更快的访问速度。
它的数据传输是按照时钟信号的边沿触发进行的，数据的传输速率取决于时钟频率。
在PCBLayout处理中，布局和布线是两个主要方面。
对于SDRAM的布局，需要考虑以下几个因素：1.电源和地线：为SDRAM提供稳定的电源和接地，可以采用多层板设计，将电源和地线尽可能地贴近SDRAM芯片。
2.时钟线：时钟信号对于SDRAM的读写操作非常重要，应避免与其他信号线相交，减少互相干扰。
可以采用较短的时钟线长度，以减小传输延迟。
3.数据线：数据线也是SDRAM的关键信号，需要将其布置得尽可能短且对称。
对称布线可以减小信号传输的抖动，提高数据传输的稳定性。
4.地域规划：在整个布局过程中，需要合理规划SDRAM芯片的位置和周围的元器件。
将相应的引脚和信号线放置在合适的位置，以提高信号传输的效率和可靠性。
在布线处理中，需要考虑以下几个因素：1.长度匹配：对于时钟线和数据线，需要保持匹配的长度，以避免信号传输的不同步。
可以使用电荷平衡的技术来实现长度匹配。
2. 隔离：对于时钟信号和数据信号，需要尽量避免相互干扰。
可以采用隔离插入（isolation insertion）的方法，在时钟线和数据线之间插入隔离段，使它们互不干扰。
3.地域规划：在布线过程中，需要合理规划地面线。
保持地面线的平稳和连续性，减小信号的回流路径，避免信号互相干扰。
4.控制线：除了时钟和数据线外，还需要合理布置控制线。
控制线主要用于SDRAM的读写控制和激活操作，需要与其他信号线保持一定的距离，以防止相互干扰。
总之，在PCBLayout处理中，要考虑SDRAM的布局和布线因素，以保证SDRAM的正常工作和高性能。
合理的布局和布线可以减小信号传输的延迟和抖动，提高数据传输的速度和稳定性。
SDRAM布线规则
SDRAM布线规则SDRAM布线规则SDRAM接口电路和PCB布线很多人对内存布线感到迷茫，找不到切入点，不知如何下手，其实高速硬件设计的主要任务就是与干扰做斗争，内存布线也不例外。
可以这样考虑：内存是做什么用的呢？是用来存储数据的，写入1读出1，写入0读出0，即保证数据访问正确。
那么，在什么情况会导致数据访问错误呢？"1、判决错误，0判成1，1判成0。
可能参考电平不准(为什么不准？信号线内阻造成的压降)，也可能是加性干扰，或者阻抗不匹配引起信号畸变。
2、时序错误，不满足建立/保持时间，或者采样点相位错误，不在有效信号位置上。
触发器需要维持一段时间的能量供给才能正常工作，这个时间就是建立/保持时间。
那么只要解决好这两个问题，保证内存正确访问，你的内存电路就设计成功了。
有了这个指导思想，内存布线就可以按部就班地完成。
不过，不同的RAM类型，虽然目标都是避免判决和时序错误，但实现方法因工作模式不同而有较大差异。
高速系统一般采用低压信号，电压低，摆幅小，容易提高速度，降低功耗，但这给布线带来了困难，因为低压信号功率受信号线内阻影响大，是电压平方关系，所以要尽量减少内阻，比如使用电平面，多打孔，缩短走线距离，高压传输在终点用电阻分压出较低电压的信号等。
SDRAM、DDR-I、DDR-II、DDR-III信号电压一个比一个低，越来越不容易做稳定。
电源供给也要注意，如果能量供给不足，内存不会稳定工作。
下面先介绍一下时钟同步电路的类型，然后分析具体芯片的类型。
源同步就是指时钟选通信号clk伴随发送数据一起由驱动芯片发送。
公共时钟同步是指在数据的传输过程中，总线上的驱动端和接收端共享同一个时钟源，在同一个时钟缓冲器(clock buffer)发出同相时钟的作用下，完成数据的发送和接收。
公共时钟同步，将同一个时钟信号用时钟分配器分成2路，一路接发送器，一路接接收器。
在时钟上升沿发送数据，在下一个周期的上升沿采样接收。
pads高速布线规则
高速布线规则SDRAM的布线规则该嵌入式系统使用64M字节的SDRAM扩展数据存储区，由两片K4S561632组成工作在32位模式下。
最高频率可达100M以上，对于SDRAM的数据线、时钟线、片选及其它控制信号需要进行线长匹配，由此提出以下布线要求：1. SDRAM时钟信号：时钟信号频率较高，为避免传输线效应，按照工作频率达到或超过75MHz时布线长度应在1000mil以内的原则及为避免与相邻信号产生串扰。
走线长度不超过1000mil，线宽10mil，内部间距5mil，外部间距30mil，要求差分布线，精确匹配差分对走线。
误差允许在20mil以内。
2. 地址,片选及其它控制信号：线宽5mil，外部间距12mil，内部间距10mil。
尽量走成菊花链拓补。
可有效控制高次谐波干扰，可比时钟线长，但不能短。
3. SDRAM数据线：线宽5mil，内部间距5mil，外部间距8mil，尽量在同一层布线，数据线与时钟线的线长差控制在50mil内。
根据布线要求，在Allegro中设置不同的约束：针对线宽设置3 个约束SDRAM_CLK，SDRAM_ADDDR，SDRAM_DATA，设置完约束后将约束添加到对应的net上。
使得各个net都具有线宽、线距约束属性。
最后为不同的信号组选择合适的约束即可。
但是设置的约束在系统CPU内部是无法达到的。
因为EP9315为BGA封装。
pin间距1.27毫米，显然在CPU内部，线宽线距无法达到上述要求，利用Allegro设置CPU特殊走线区域cpu_area。
并加上area属性，在此区域中另设置适合BGA内部走线的约束。
Xnet在IDE总线等长布线中的应用系统中的IDE接口设计EP9315强大的外设接口能力能够直接驱动IDE硬盘，布线时需要注意IDE总线的等长设置，但是IDE总线这类高速线需要端接匹配，可以防止信号反射和回流。
如图2所示其中的排阻起到了端接匹配的作用，但使得整个走线被分为好几个NET，而Allegro中常用的走线长度设置propagation_delay和relative_propagation_delay只能针对同一NET设置.IDE总线信号由EP9315扇出，要求EP9315到IDE接口走线DD*+UBDD*(如图2中NET)等长，误差为+/-20mil，最简单的方法是分别设置DD*等长和UBDD*等长，误差各位+/-10mil，就可以达到要求，但是增加了布线难度，特别当DD*有较大绕线空间。
DDR2 BGA布局、布线经验谈
DDR2 SDRAM×32布局、布线经验谈对于DDR2的布局、布线来说，最关键的就是要非常地熟悉DDR2中DQ、DM、DQS 和FPGA芯片中DQ/DQS Pins的分布情况，为了更直白的说明这个问题，咱们来看图说话，解析：考虑到DDR2走高速信号时的信号完整性质量，首先要满足最基本的布线要求（还有信号线的等长）：（1）DQ[0:7]、DM0、DQS0这10根信号线要在同一层；（2）DQ[8:15]、DM1、DQS1这10根信号线要在同一层；（3）DQ[16:23]、DM2、DQS2这10根信号线要在同一层；（4）DQ[24:31]、DM3、DQS3这10根信号线要在同一层；其中（1）和（3）可以在同一层（如S1）实现顺利布线，而（0）和（2）可以在同一层（如S2）实现顺利布线。
上面这个图中我特意用笔把所有Pins的分布情况给大致分割了一下，这样看起来会一目了然。
布线时应该把上面一个部分（即A、B、C、D）里面的DQ、DM、DQS总共10根信号线作为一个单元，对应FPGA芯片里特定的一个PIN区域，下面E、F、G、H这个部分也是类似的。
不过布线时还应该注意的地方就是：FPGA里的那个所谓的“特定部分”中只有DQS这个Pin是固定不可被替代的，其他的9个Pins中DQ[n:n+7]和DM线是可以任意换序的，因为DQ和DM信号线所对应的Pins在FPGA芯片中是同一个电气属性的。
这个相当关键，不然的话，会给布线带来比较大的麻烦。
关于那个“特定的部分”，我截个图如下所示，不同的颜色即为一个“独立的特定的区域”，我布线时主要用的是下方中间四个“独立的特定的区域”——用于两个DDR2的布线需要，实现32位并行数据流。
画这个板子时我设置的是六层结构（四个信号层+两个参考层），布局、布线结束后的各信号层结果如下：TOP LAYER：LAYER S1：LAYER S2：BOTTOM LAYER：ALL LAYERS：。
SDRAM、DDR布线事项
SDRAM、DDR布线事项（一）. 关于SDRAM框图：Pp芯片Sdram芯片Data、DqsClk0+/-Addr、CtrlSdram芯片Clk1+/- Fb、StData、Dqs1．信号分组：我们一般把它分为六组（1）Sdram_adrctrl(包含所有的地址和控制信号)（2）Sdram_clk（包含所有的时钟信号：clk0/1/+/-，Feedback_clk，Startburst）（3）Sdram_dqs_l（包含DQS0..3）（4）Sdram_dqs_h(包含DQS4..7)（5）Sdram_data_l（包含DQ(0..31),DQM(0..3)）（6）Sdram_data_h（包含DQ(32..63),DQM(4..7)）2．布局时应注意以下几点：（1）使用0402封装的上拉电阻（2）上拉电阻靠近SDRAM端摆放（3）每四个电阻旁摆放一对退耦电容，且第一个为Vtt to Ground类，第二个为Vtt to Vddq类（4）退耦电容尽量靠近SDRAM的对应管脚摆放（5）参考电压的小电容应靠近SDRAM的管脚放置3．布线时应注意以下几点：（1）间距方面的要求：(a) CLK、DQS信号与其它信号至少保持20mil以上的space(b) DATA信号与其它信号至少保持15mil以上的space（DATA信号组与组之间也要有15mil以上的space），为了绕线方便，我们把DATA信号分为八组，分别为Group0:DQ(0..7)、DQM0、DQS0Group1:DQ(8..15)、DQM1、DQS1Group2:DQ(16..23)、DQM2、DQS2Group3:DQ(24..31)、DQM3、DQS3Group4:DQ(32..39)、DQM4、DQS4Group5:DQ(40..47)、DQM5、DQS5Group6:DQ(48..55)、DQM6、DQS6Group7:DQ(56..63)、DQM7、DQS7(c) ADDR、CTRL信号与其他信号至少保持15mil以上的space(2) 长度方面的要求：（a）差分时钟对做误差+/-10mils（b）DQS(0..7)做误差+/-250mils（c）DATA信号组间控制在+/-250mils，本身做+/-100mils（d）ADDR信号与时钟信号控制在+/-850mils，同一信号的两分叉的长度控制在+/-50mil（e）Feedback_clk、Startburst这两信号要等于DQS(0..7)平均长度加上CLK0/1平均长度，即Length(Feedback_clk、Startburst)=Average_Length(DQS(0..7))+Ave rage_Length(clk0/1/+/-)4．单线阻抗控制在50ohm，对于地址和控制信号，分叉点到两SDRA M（可能的情况下）的阻抗控制在60-65ohm，以确保阻抗的连续5．Topology(1) 对于CLK、Dqm、Dq、Dqs信号DriverResistorSdram(a)Sdram至Resistor尽可能的短SdramResistorDriver(b)Resisor至Sdram尽可能的小于0.5inch(2) 对于Addr、Ctrl信号ResistorSdramDriverSdramResistorResistor至Sdram尽可能的小于0.3inch(3) 对于FD_CLK、Startburst信号DriverResistorResistor6．布线要点：（1）CLK0+、CLK0-以差分形式布线，抑制共模噪声（2）CLK1+、CLK1-以差分形式布线，抑制共模噪声（3）同组DQ信号可以任意交换，以改善布线（4）在同一SDRAM中，每两组信号可以任意交换，以改善布线（5）对ADDR、CTRL的Y型拓扑接法应注意将过孔放置在两SDRAM之间，确保两分叉的长度相同且短（6）同组信号相同层完成，同一信号若换层，要有共同的地回流平面，若没有共同地平面需要在换层处加地孔（7）使用0402封装电阻以节省PCB空间（8）尽量少过孔7．电源的处理VTT用两表层铺铜处理，在其周边均匀的打一圈孔，0402封装电阻管脚处用走线接铜处理，避免两电阻间连锡，造成焊接不良；其它电源用平面层处理。
DDRX PCB布线注意事项说明REV1.0
DDR PCB设计要求规范1.认识DDR：1)DDR SDRAM严格的说DDR应该叫DDR SDRAM，人们习惯称为DDR，部分初学者也常看到DDR SDRAM，就认为是SDRAM。
DDR SDRAM是Double Data Rate SDRAM 的缩写，是双倍速率同步动态随机存储器的意思。
DDR内存是在SDRAM内存基础上发展而来的，仍然沿用SDRAM生产体系，因此对于内存厂商而言，只需对制造普通SDRAM的设备稍加改进，即可实现DDR内存的生产，可有效的降低成本。
SDRAM在一个时钟周期内只传输一次数据，它是在时钟的上升期进行数据传输；而DDR内存则是一个时钟周期内传输两次次数据，它能够在时钟的上升期和下降期各传输一次数据，因此称为双倍速率同步动态随机存储器。
DDR内存可以在与SDRAM 相同的总线频率下达到更高的数据传输率。
与SDRAM相比：DDR运用了更先进的同步电路，使指定地址、数据的输送和输出主要步骤既独立执行，又保持与CPU完全同步；DDR使用了DLL(Delay Locked Loop，延时锁定回路提供一个数据滤波信号)技术，当数据有效时，存储控制器可使用这个数据滤波信号来精确定位数据，每16次输出一次，并重新同步来自不同存储器模块的数据。
DDR本质上不需要提高时钟频率就能加倍提高SDRAM的速度，它允许在时钟脉冲的上升沿和下降沿读出数据，因而其速度是标准SDRAM的两倍。
从外形体积上DDR与SDRAM相比差别并不大，他们具有同样的尺寸和同样的针脚距离。
但DDR为184针脚，比SDRAM多出了16个针脚，主要包含了新的控制、时钟、电源和接地等信号。
DDR内存采用的是支持2.5V电压的SSTL2标准，而不是SDRAM使用的3.3V电压的LVTTL标准。
DDR内存的频率可以用工作频率和等效频率两种方式表示，工作频率是内存颗粒实际的工作频率，但是由于DDR内存可以在脉冲的上升和下降沿都传输数据，因此传输数据的等效频率是工作频率的两倍。
AltiumDDRII_SDRAM_的等长布线整理
Altium Designer 中DDRII SDRAM 的等长布线/icview-217610-1-1.html如图所示，以ARM，DSP等SOC为核心的电子系统中，经常存在两片或者以上的DDR/DDRII SDRAM。
考虑到DDR/DDRII SDRAM的运行频率一般都比较高，在做PCB layout的时候需要等长布线来保证DDR/DDRII SDRAM的读写时序。
对于包含两片及以上DDR/DDRII SDRAM的系统，这里要求的等长布线有两层含义。
拿ADDRESS信号来讲，第一层含义要求从SOC的某一个ADDRESS的pad到每一块儿DDR/DDRII SDRAM对应的pad之间的长度要相等（A+B = A+C），第二层含义要求SOC的所有ADDRESS的pad到对应DDR/DDRII SDRAM的pad之间的长度要相等（所有的A+B = 所有的A+C）。
但在Altium Designer中，SOC的某一ADDRESS pad与对应DDR/DDRII SDRAM的pad之间的网络定义是唯一的（也就是A，B，C拥有同样的网络名称），网络的长度定义为（A+B+C），无法准确知道A，B和C的长度。
那如何在Altium Designer中实现DDR/DDRII SDRAM的等长布线呢？下面以一个项目中DRAM_A0 ~ A3四根信号线的等长设计为例，介绍在Altium Designer中实现DDRII SDRAM的等长布线。
U23为CPU，U7和U8为两片DDRII SDRAM。
DRAM_A0 ~ A3为低四位地址信号。
下面以一个项目中DRAM_A0 ~ A3四根信号线的等长设计为例，介绍在Altium Designer中实现DDRII SDRAM的等长布线。
U23为CPU，U7和U8为两片DDRII SDRAM。
DRAM_A0 ~ A3为低四位地址信号。
一，在From-To Editor中定义DRAM_A0 ~ A3的From To。
电子设计中的高速数字电路布局规范
电子设计中的高速数字电路布局规范在电子设计中，高速数字电路的布局规范至关重要。
高速数字电路指的是运行频率较高的数字电路，如DDR、PCIe等。
良好的电路布局可以有效地减少信号干扰、提高抗干扰能力和信号完整性，从而确保系统的稳定性和性能。
首先，高速数字电路的布局应遵循短、直、宽的设计原则。
即信号线应尽量短而直，布线路径应尽量简单，宽度应足够以减小阻抗。
信号线的长度过长或过弯会增加信号传输延迟和信号失真的可能性，因此需要尽量保持信号路径短小直接，减小信号传输时间。
其次，差分信号需要保持匹配和平衡。
在高速数字电路中，常常使用差分信号传输以减少共模干扰。
因此，差分信号的布局需要保持匹配和平衡，保证两个信号线的长度、走线路径和阻抗一致。
这样可以有效减少差分信号中的串扰和互相影响，提高信号传输的可靠性。
另外，地线和电源线的设计也是关键。
地线是整个系统的参考平面，电源线提供电源稳定。
在高速数字电路的布局中，地线和电源线的设计需要考虑到布局的整体连续性和稳定性。
地线应当与信号线、电源线等按照规范的方式布局，减少地回流路径，避免产生回流环。
电源线需要保持平衡和稳定，减少互相干扰。
此外，高速数字电路的布局要考虑到信号分层。
不同信号的分层布局可以减少信号之间的干扰，提高信号传输的可靠性。
一般来说，高速信号应该位于内层，而低速信号和电源线应该位于外层。
这样可以有效减少信号之间的干扰，提高系统的性能。
最后，布局时需要注意信号的走规则。
信号布线应尽量避免直角走线、T型走线和十字交叉。
直角走线和T型走线会导致信号的反射和折射，增加信号的传输延迟和失真，十字交叉会引起信号串扰。
因此，在高速数字电路的布局中应该避免这些走规则，采用弧形走线或45度斜线走线方式。
总的来说，高速数字电路的布局规范对于系统的稳定性和性能至关重要。
通过遵循短、直、宽的设计原则，保持差分信号的匹配和平衡，合理设计地线和电源线，考虑信号的分层布局，避免信号走规则等方法，可以有效提高系统的抗干扰能力和信号完整性，确保系统的可靠性和性能。
常用存储器设计常用电路模块的布局布线原则
差分对误差严格控制在5mil 数据线误差范围控制在+/- 25mil 地址线误差范围控制在+/- 100mil
DDRx1片的等长布线
v Class规则:
将数据类设为2组Class(D0~D7,LDM,LDQS)(D8~D15,UDM,UDQS);
v 误差范围:
差分对误差严格控制在5mil 数据线误差范围控制在+/- 15mil 地址线误差范围控制在+/- 100mil
DDR2芯片时序设计
v SDRAM v FLASH v DDR v DDR2
vDDR3
v QDR
课程内容
DDR3的设计
v DDR3的新特性
DDR3与DDR2的比较
DDR3的拓扑结构
严格差分等长设计
严格差分等长设计 严格差分等长设计
严格等长设计，控制 在±10mil
严格差分等长设计
严格等长设计， 控制在±10mil
尽量控制等长
尽量控制等长，控制 在±100mil如果是菊 花链拓扑则走线越短
越好
尽量控制等长
v SDRAM v FLASH v DDR v DDR2 v DDR3
vQDR
SDRAM的布局
v 布局原则是：靠近CPU摆放 v SDRAMx1片时，点对点的布局方式
SDRAM到CPU推荐的中心距离： 当中间无排阻时：900-1000mil 当中间有排阻时：1000-1300mil
SDRAM的布局
v SDRAMx2片时,相对于CPU严格对称
v 方案一:空间足够时,与CPU放在同一面
方案二: SDRAM顶底对贴
SDRAM布线规则
SDRAM布线规则SDRAM (Synchronous Dynamic Random Access Memory)是一种常用于计算机主板上的随机访问存储器。
在设计SDRAM布线时，需要遵循一些规则，以确保信号传输的可靠性和稳定性。
以下是SDRAM布线的一些建议和规则：1.路线长度匹配：SDRAM使用同步时钟来同步数据传输，因此，所有的信号线应具有相似的长度，以保持同步。
如果存在长度差异，则可能产生信号延迟或抖动，导致数据错误。
为了匹配长度，可以使用不同的连线层或添加等长的延迟。
布线工程师应考虑敏感信号的传输时间，并相应地调整线路长度。
2.信号分组：将相似的信号分组放置在一起，以最小化相互干扰的概率。
将地址线，控制线和数据线组织成几个独立的组，每个组内的信号彼此相邻。
同时，应尽量将信号组放置在板上物理位置上，以最小化信号传输路径的长度。
3.地线和电源线分离：将地线和电源线分开布线，以避免互相干扰。
这样可以减少地线引起的共模噪声对信号的影响。
此外，还应确保地线和电源线的足够宽度，以降低电阻和电感，从而提供稳定的电源和地线连接。
4.控制线布线：控制线的布局应设计为最小化对数据线和地址线的交叉干扰。
这可以通过在控制线周围放置地线和电源线来实现。
同时，控制线应尽量与其他线路相垂直，以减少信号耦合。
5.地线引脚：SDRAM芯片有许多地线引脚，这些引脚应尽可能地靠近芯片。
这样可以减少引脚之间的电阻和电感，提供稳定的地线连接。
6.数据线布线：数据线应尽量短，并且按照组织进行布线。
布线长度的不匹配会导致时序问题，因此需要在布线过程中考虑数据线的长度。
7.阻抗匹配：为了防止信号反射和串扰，应将信号线和所用电阻之间的阻抗进行匹配。
在布线过程中，需确保选择正确的电阻值和线宽。
8.PCB层数：信号线数目较多的SDRAM布线可能需要使用多层PCB以提供足够的空间和良好的信号隔离。
在布线时，应尽量将耦合效应减到最小。
9.PCB排布：在整个主板设计中，需要设定SDRAM芯片的位置和布局，以尽量缩短信号线的长度，减少信号传输的时延和损耗。
SDRAM和DDR布线指南-9页word资料
* SDRAM和DDR布线指南***********************2019/02/03 asdjf@163 armecosecos应用是与硬件平台无关的，虽然开发板没有涉及到SDRAM和DDR，不过，在某些高端平台上使用ecos可能会遇到内存布线问题，为了完整叙述，这里一并给出说明。
很多人对内存布线感到迷茫，找不到切入点，不知如何下手，其实高速硬件设计的主要任务就是与干扰做斗争，内存布线也不例外。
可以这样考虑：内存是做什么用的呢？是用来存储数据的，写入1读出1，写入0读出0，即保证数据访问正确。
那么，在什么情况会导致数据访问错误呢？1、判决错误，0判成1，1判成0。
可能参考电平不准(为什么不准？信号线内阻造成的压降)，也可能是加性干扰，或者阻抗不匹配引起信号畸变。
2、时序错误，不满足建立/保持时间，或者采样点相位错误，不在有效信号位置上。
触发器需要维持一段时间的能量供给才能正常工作，这个时间就是建立/保持时间。
那么只要解决好这两个问题，保证内存正确访问，你的内存电路就设计成功了。
有了这个指导思想，内存布线就可以按部就班地完成。
不过，不同的RAM类型，虽然目标都是避免判决和时序错误，但实现方法因工作模式不同而有较大差异。
高速系统一般采用低压信号，电压低，摆幅小，容易提高速度，降低功耗，但这给布线带来了困难，因为低压信号功率受信号线内阻影响大，是电压平方关系，所以要尽量减少内阻，比如使用电平面，多打孔，缩短走线距离，高压传输在终点用电阻分压出较低电压的信号等。
SDRAM、DDR-I、DDR-II、DDR-III信号电压一个比一个低，越来越不容易做稳定。
电源供给也要注意，如果能量供给不足，内存不会稳定工作。
经常看到“等长布线”，其实，等长不是目的，真正的目的是满足建立保持时间，同频同相，采样正确。
等长只不过可以最简单地实现这个目的罢了。
要定量分析线长，必须按照时钟模型公式计算。
时钟同步电路的类型在后面有简单介绍，这里只要知道SDRAM是公共时钟同步，DDR是源同步就可以了。
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Learn to walk first before you want to run…SDRAM 类高速器件布线规则
一个优秀的Layout，一块好的板子，并不是随便布线连同就可以实现电路要求的，凡事都得谨慎，此处别处摘要，讲述SDRAM类高速器件布线规则：
如果你没有信号完整性的知识和对传输线的认识，恐怕你很难看懂，如果你看不懂，那么请按这样一个通用的基本法则做：
（1）DDR和主控芯片尽量靠近
（2）高速约束中设置所有信号、时钟线等长(最多允许50mils的冗余)，所有信号、时钟线长度不超过1000mils
（3）尽量0过孔，元件层下面一定要有一个接地良好的地层，所有走线不能跨过地的分割槽，即从元件层透视地层看不到与信号线交叉的地层分割线。
这样的话200M的DDR基本上是没有太大问题。
其它的一些3W 20H法则就能做到尽量做到吧
3W原则:
这里3W是线与线之间的距离保持3倍线宽。
你说3H也可以。
但是这里H指的是线宽度。
不是介质厚度。
是为了减少线间串扰，应保证线间距足够大，如果线中心距不少于3倍线宽时，
则可保持70%的线间电场不互相干扰，称为3W规则。
如要达到98%的电场不互相干扰，可使用10W规则。
针对EMI（电磁干扰：eg传导、辐射、谐波）
20H原则：
是指电源层相对地层内缩20H的距离，当然也是为抑制边缘辐射效应。
在板的边缘会向外辐射电磁干扰。
将电源层内缩，使得电场只在接地层的范围内传导。
有效的提高了EMC。
若内缩20H则可以将70%的电场限制在接地边沿内；内缩100H则可以将98%的电场限制在内。
针对EMC（电磁兼容）
五---五规则：
印制板层数选择规则，即时钟频率到5MHz或脉冲上升时间小于5ns，则PCB板须采用多层板，这是一般的规则，有的时候出于成本等因素的考虑，采用双层板结构时，这种情况下，最好将印制板的一面做为一个完整的地平面层。
对于“五五规则”的时钟频率到5MHz或脉冲上升时间小于5ns，此处我严重不理解。
时钟信号：以地平面为参考，给整个时钟回路的走线提供一个完整的地平面，
给回路电流提供一个低阻抗的路径。
由于是差分时钟信号，在走线前应预先设计好线宽线距，计算好差分阻抗，再按照这种约束来进行布线。
所有的DDR差分时钟信号都必须在关键平面上走线，尽量避免层到层的转换。
线宽和差分间距需要参考DDR控制器的实施细则，信号线的单线阻抗应控制在50～60 Ω，差分阻抗控制在100～120 Ω。
时钟信号到其他信号应保持在20
mil*以上的距离来防止对其他信号的干扰。
蛇形走线的间距不应小于20 mil。
串联终端电阻RS值在15～33Ω，可选的并联终端电阻RT值在25～68 Ω，具体设定的阻值还是应该依据信号完整性仿真的结果。
数据信号组：以地平面为参考，给信号回路提供完整的地平面。
特征阻抗控制在50～60 Ω。
线宽要求参考实施细则。
与其他非DDR信号间距至少隔离20 mil。
长度匹配按字节通道为单位进行设置，每字节通道内数据信号DQ、数据选通DQS和数据屏蔽信号DM长度差应控制在±25 mil内(非常重要)，不同字节通道的信号长度差应控制在1 000 mil 内。
与相匹配的DM和DQS串联匹配电阻RS值为0～33 Ω，并联匹配终端电阻RT值为25～68Ω。
如果使用电阻排的方式匹配，则数据电阻排内不应有其他DDR信号。
地址和命令信号组：保持完整的地和电源平面。
特征阻抗控制在50～60 Ω。
信号线宽参考具体设计实施细则。
信号组与其他非DDR信号间距至少保持在20 mil
以上。
组内信号应该与DDR时钟线长度匹配，差距至少控制在25 mil内。
串联匹配电阻RS 值为O～33 Ω，并联匹配电阻RT值应该在25～68 Ω。
本组内的信号不要和数据信号组在同一个电阻排内。
控制信号组：控制信号组的信号最少，只有时钟使能和片选两种信号。
仍需要有一个完整的地平面和电源平面作参考。
串联匹配电阻RS值为O～33 Ω，并联匹配终端电阻RT值为25～68 Ω。
为了防止串扰，本组内信号同样也不能和数据信号在同一个电阻排内。