实验四 实验4 VHDL语言进行简单时序电路——一 JK触发器的设计

实验4 VHDL语言进行简单时序电路——一JK触发器的设计一、实验目的

学习在QuartusⅡ下用VHDL语言设计简单时序电路与功能仿真的方法。

二、验仪器设备

1、PC机一台

2、QuartusⅡ。

三、实验要求

1、预习教材中的相关内容，编写出JK触发器的VHDL源程序。

2、用VHDL语言输入方式完成电路设计，编译、仿真。

四、实验内容及参考实验步骤

一、设计输入

1、开机，进入QuartusⅡ。

2、为本工程设计建立一个文件夹。

3、建立设计文件。选择File菜单之New项，选择文件类型，本设计选择VHDL

File。建立一个文本编辑文件

4、输入源程序, 保存文件。注意，必须保存为vhd类型，且文件名与源程序的

实体名相同。

二、创建工程并编译

1、创建一个新的工程，将多路选择器文件加入工程。

2、编译。点击Start Compilation按钮进行编译。如果发现错误，改正后再次编

译。

三、仿真

1、建立波形文件。选择File菜单之New项，选择Other Fles中的Vector Waveform

File文件类型，建立一个波形文件

2、设定仿真时间。选择菜单Edit的End Time ….项设定仿真时间域。例如1us.

3、输入端口信号。选择菜单View的Utility Windows项的Node Finder选项，

在弹出得出的对话框中单击List按钮，将需要的端口信号拖倒波形编辑器中。

4、编辑输入波形。在输入端口加上适当的信号，以便在输出端进行观察。

5、保存文件。

6、进行仿真。点击Start Simulation按钮进行仿真。

7、观察分析波形。观察仿真结果，并进行波形分析，看是否与设计相符。

五、实验报告

1、根据实验过程写出试验报告

2、总结用VHDL语言的设计流程

3、总结时序电路的设计方法。

附录

JK触发器VHDL源程序

library ieee;

use ieee.std_logic_1164.all;

entity jkff1 is

port(j,k:in std_logic;

clk:in std_logic;

q,qn:out std_logic);

end entity jkff1;

architecture bhv of jkff1 is

signal q1:std_logic;

begin

process(clk)

begin

if clk'event and clk='1' then

if j='1'and k='0' then q1<='0';

elsif j='0'and k='1' then q1<='1';

elsif j='1'and k='1' then q1<=not q1;

else q1<=q1;

end if;

end if;

end process;

q<=q1;

qn<=not q1;

end architecture bhv;