第四章 触发器和时序逻辑电路解析
触发器和时序逻辑电路电子技术课件ppt知识介绍
• D触发器：具有一个数据输入端D和一个时钟信号输入端CP。在CP的上升沿或 下降沿到来时，会将D端的输入数据锁存到输出端Q。具有数据锁存功能，适用 于数据传输和存储等应用场合。
组合逻辑控制信号产生
通过组合逻辑电路产生控制信号，实 现对时序逻辑电路的控制，如计数器 、寄存器等。
时序逻辑状态转换
在时序逻辑电路中，通过组合逻辑电 路实现状态转换，控制数据的流动和 处理。
状态机设计原理及实例分析
状态机基本概念
介绍状态机的定义、分类、状态转换图等基本概念。
状态机设计步骤
详细阐述状态机设计的步骤，包括状态编码、状态转 换表、状态转换图、控制逻辑设计等。
特性分析
触发器具有以下特性
记忆功能
能够保持输出状态不变，直到下一个触发信号的到来。
触发方式多样
可根据不同的触发方式进行设计，如电平触发、边沿触发 等。
逻辑功能灵活
可实现多种逻辑功能，如与、或、非等。
时序配合方便
可与其它时序逻辑电路方便地进行配合，实现复杂的时序 逻辑功能。
常见类型及其特点
• 基本RS触发器：具有两个输入端R和S，以及两个输出端Q和Q'。当R和S的输入 信号不同时，Q和Q'的输出状态会发生变化。具有直接置位和复位的功能，但 存在约束条件，即R和S不能同时为1。
触发器分类
根据触发方式的不同，触发器可分为电平触发器和边沿触发器两大类。其中，电平触发器又可分为基 本RS触发器、同步RS触发器、D触发器等；边沿触发器可分为正边沿触发器和负边沿触发器等。
(完整版)触发器时序逻辑电路习题答案
第4章 触发器4.3 若在图4.5电路中的CP 、S 、R 输入端，加入如图4.27所示波形的信号，试画出其Q 和Q 端波形，设初态Q =0。
SRCP图4.27 题4.3图解：图4.5电路为同步RS 触发器，分析作图如下：S RQ4.5 设图4.28中各触发器的初始状态皆为Q =0，画出在CP 脉冲连续作用下个各触发器输出端的波形图。
Q 11CPQ 3CPCPQ 2Q 6Q 4Q 5CP图4.28 题4.5图解：Q Q nn 111=+ Q Q n n 212=+ Q Q nn 313=+Q Q n n 414=+ Q Q n n 515=+ Q Q nn 616=+Q 1CP Q 2Q 3Q 4Q 5Q64.6 试写出 图4.29(a)中各触发器的次态函数（即Q 1 n+1 、 Q 2 n+1与现态和输入变量之间的函数式），并画出在图4.29（b ）给定信号的作用下Q 1 、Q 2的波形。
假定各触发器的初始状态均为Q =0。
1A BCP＞1D C1=1A BQ 1Q 2Q 2(a)BA(b)图4.29题4.6图解：由图可见：Q B A AB Q n n 111)(++=+ B A Q n ⊕=+12B A Q 2Q 14.7 图4.30（a ）、（b ）分别示出了触发器和逻辑门构成的脉冲分频电路，CP 脉冲如图4.30（c ）所示，设各触发器的初始状态均为0。
（1）试画出图（a ）中的Q 1、Q 2和F 的波形。
（2）试画出图（b ）中的Q 3、Q 4和Y 的波形。
Y（b ）（c ）CPQ 1Q 2（a ）图4.30 题4.7图解： （a ）Q Q nn 211=+ QQ nn 112=+ Q F 1CP ⊕= R 2 = Q 1 低电平有效CPQ 1Q 2F（b ）Q Q Q n n n 4313=+ Q Q Q n n n 4314=+ Q Q Y nn43=CP 3= CP 上降沿触发 CP 4= CP 下降沿触发CPQ 3Q 4Y4.8 电路如图4.31所示，设各触发器的初始状态均为0。
第4章 时序逻辑电路设计
1模型
时序电路按其状态的改变方式不同，可分为同 步时序逻辑电路和异步时序逻辑电路两种，在 图4.5中，当CLK1与CLK2为相同信号时，该 电路为同步电路；当CLK1与CLK2为不同信号 时，该电路为异步电路。
output q;
reg
q;
always@(posedge clk or posedge rst)
begin
if(rst==1’b1)
q<=1’b0;
else if(en==1’b1)
q<=data;
else ;
end
endmodule
带同步复位、上升沿触发的触发器
module dff_synrst(data,rst,clk,q); input data,rst,clk; output q; reg q; always@(posedge clk) begin if(rst==1’b1) q<=1’b0; else q<=data; end
本设计要求用仿真和测试两种手段来验证 计数器的功能。实验时，可以通过修改十进 制计数器的设计得到六进制、100进制计数器。
三、设计要求
(1) 完成各模块的Verilog HDL设计编码； (2) 进行功能仿真； (3) 下载并验证计数器功能； (4) 如果60进制计数器要求用6进制和10进制
计数器搭建电路，请画出设计连接图，并 完成设计编码和验证。
else q<=data; end endmodule
带异步复位和置位、上升沿触发的触发器
module dff_asynrst(data,rst,set,clk,q);
第4章 时序逻辑电路
建立时间tsetup：输入信号D在时钟边沿到达前需稳定的时间
保持时间thold ：输入信号D在时钟边沿到达后需继续稳定的时间
20
2.4 D触发器
带使能端的D触发器：通过使能端EN信号来控制是否在时钟信号的触
发边沿进行数据的存储。
2选1
多路复用器
EN有效（=1） 选择外部D输入
EN无效（=0） 保持触发器当前的输出
D锁存器状态表、状态图和特征方程
状态转移表
D
Q*
0
1
0
1
D锁存器的时序图
特征方程：Q* = D（C=1）
状态图
D=1
D=0
0
1
D=1
D=0
D
C
Q
18
2.4 D触发器
由一对主、从D锁存器构成
主
D触发器符号
CLK
从
主锁存器
从锁存器
L
写入
不变
上升沿
锁存
开始写入
H
不变
写入
从锁存器只在时钟CLK的上升沿到来时采样主锁存器的输出QM的
• 输出逻辑模块G ：输出函数（现态和外部输入的逻辑函数）
Mealy型：输出依赖于当前状态和当前输入信号
Moore型：输出仅依赖于当前状态，和当前输入信号无关
输出=G(现态,输入)
标准脉冲信号
属于Mealy型时序逻辑电路
6
1.2 时序逻辑电路基本结构
Moore型：输出信号仅依赖于当前状态。
输出=G(现态)
在置位态下，若R输入变为高电平，则经过两级门延迟变为复位态
集成电子技术习题及解析-第二篇第4章
因为D触发器的特性方程为： ,而 触发器的特性方程为 所以 ，所以电路为：
题2.4.14由负边沿JK触发器组成的电路及CP、A的波形如图题2.4.14所示，试画出QA和QB的波形。设QA的初始状态为0。
图题2.4.14
② 依次设定初始状态，代入状态方程，求得次态，初态一般设为从0000开始；
③ 由求得的状态，画出状态转换图（把所有的状态都画上）；
④ 根据状态转换图，可以画出波形图（时序图）；
⑤得出电路的功能结论（计数器的模、进制数、能否自启动或其它结论）；
分析时序电路还可以用其它的方法，本题不一一列出。
题2.4.22三相步进马达对电脉冲的要求如图题2.4.22所示，要求正转时，三相绕组Y0、Y1、Y2按A、B、C的信号顺序通电，反转时，Y0、Y1、Y2绕组按A、C、B的信号顺序通电(分别如图中的状态转换图所示)。同时，三相绕组在任何时候都不允许同时通电或断电。试用JK触发器设计一个控制步进马达正反转的三相脉冲分配电路。
(a) 是一个同步计数器，各触发器激励方程
触发器激励方程代入各自的特性方程求得状态方程：
依次设定初态，计算出次态如下：
初态设定从 开始，→001→010→011→100→001
→010， →000， →000
有状态转换图为：
111→000←110所以电路的模是M＝4，采用余1码进行计数
↓ 四分频后，最高位的输出频率为
图题2.4.19
解：解该题时，注意全加器是一个合逻辑电路，而移位寄存器和触发器是一个时序电路，要注意时序关系。其波形如图：
题2.4.20(1)试分析图题2.4.20(a)、(b)所示计数器的模是多少?采用什么编码进行计数?
复习-触发器及时序电路
目 录
• 触发器的基本概念 • 触发器的应用 • 时序电路的基本概念 • 时序电路的应用 • 时序电路的设计与实现
触发器的基本概念
01
定义与分类
触发器是一种具有记忆功能的逻辑门 电路，能够在时钟信号的驱动下，将 输入信号的状态存储下来，并在下一 个时钟周期输出。
触发器可以分为RS触发器、D触发器 、JK触发器和T触发器等类型，根据不 同的应用需求选择不同类型的触发器 。
03
节拍器在计算机中广泛应用于控制CPU的时钟频率、内存读 写等操作。
序列检测器
01
序列检测器是一种时序电路，用于检测输入信号中是否出现特 定的序列。
02
序列检测器通常由多个触发器和门电路组成，根据需要检测不
同长度的序列。
序列检测器在计算机中广泛应用于数据传输、协议处理和故障
03
检测等操作。
时序电路的设计与实
实现方式与技巧
1. 选择合适的触发器
根据设计需求选择合适的触发器类型，如JK、 D、T等。
2. 优化逻辑门数量
通过减少不必要的逻辑门来降低电路复杂度 和功耗。
3. 合理利用时钟信号
正确使用时钟信号来控制状态转换，提高电 路的可靠性和稳定性。
4. 考虑同步与异步时序
根据需求选择同步或异步时序电路，确保电 路行为的正确性。
应用场景
边沿触发器广泛应用于时序逻辑电 路中，如寄存器和计数器等。
时序电路的基本概念
03
定义与分类
时序电路
是一种具有记忆功能的电路，其输出 不仅取决于当前的输入，还与之前的 输入状态有关。
分类
根据触发器的不同，时序电路可分为 同步时序电路和异步时序电路。
数字电路与逻辑设计第4章触发器(Flip Flop)
4.1 概述
一、触发器概念
Flip - Flop，简写为 FF， 又称双稳态触发器。
触发器是一种具有记忆功能，能存储1位二进制信息(0 或1)的逻辑电路。
有一个或多个输入，两个互反的输出（Q和Q）。 通常用Q端的状态代表触发器的状态。
二、触发器的分类
基本RS触发器(RSFF)又称SR锁存器，是触发器中最简 单的一种，也是各种其他类型触发器的基本组成部分。
一、TFF
（1）功能表
T
Qn
Qn+1
0
0
0
0
1
1
1
0
1
1
1
0
简化的功能表
（2）特征方程
Qn1 TQn TQ n T Qn
说明：(1)一般不单独生产，由其他触发器转换而得。 (2)触发方式由被转换的触发器决定。
触发器总结
触发器是具有记忆功能的的逻辑电路，每个触发器 能存储一位二进制数据。
(4)波形图
强调触发方式
结构不做要求
边沿JKFF的逻辑符号：
1J C1 1K
J CP K
(下 圆c) 降圈国沿)触标(发小符号
次态方程： 功能表：
一、TFF
三、TFF和TFF
在数字电路中，凡在CP时钟脉冲控制下，根据输入 信号T取值的不同，具有保持和翻转功能的电路，即当 T=0时能保持状态不变，T=1时，每来一个CP的上升沿 (或下降沿)，触发器的状态就翻转一次。
1
(6). 波形图 又称时序图，它反映了触发器的输出状态随时间和输
入信号变化的规律。
在任何时刻，输入都能直接改变输出的状态。
2.钟控原理
常用的时序逻辑电路
常用的时序逻辑电路时序逻辑电路是数字电路中一类重要的电路，它根据输入信号的顺序和时序关系，产生对应的输出信号。
时序逻辑电路主要应用于计时、控制、存储等领域。
本文将介绍几种常用的时序逻辑电路。
一、触发器触发器是一种常见的时序逻辑电路，它具有两个稳态，即SET和RESET。
触发器接受输入信号，并根据输入信号的变化产生对应的输出。
触发器有很多种类型，常见的有SR触发器、D触发器、JK 触发器等。
触发器在存储、计数、控制等方面有广泛的应用。
二、时序计数器时序计数器是一种能按照一定顺序计数的电路，它根据时钟信号和控制信号进行计数。
时序计数器的输出通常是一个二进制数，用于驱动其他电路的工作。
时序计数器有很多种类型，包括二进制计数器、BCD计数器、进位计数器等。
时序计数器在计时、频率分频、序列生成等方面有广泛的应用。
三、时序比较器时序比较器是一种能够比较两个信号的大小关系的电路。
它接受两个输入信号，并根据输入信号的大小关系产生对应的输出信号。
时序比较器通常用于判断两个信号的相等性、大小关系等。
常见的时序比较器有两位比较器、四位比较器等。
四、时序多路选择器时序多路选择器是一种能够根据控制信号选择不同输入信号的电路。
它接受多个输入信号和一个控制信号，并根据控制信号的不同选择对应的输入信号作为输出。
时序多路选择器常用于多路数据选择、时序控制等方面。
五、时序移位寄存器时序移位寄存器是一种能够将数据按照一定规律进行移位的电路。
它接受输入信号和时钟信号，并根据时钟信号的变化将输入信号进行移位。
时序移位寄存器常用于数据存储、数据传输等方面。
常见的时序移位寄存器有移位寄存器、移位计数器等。
六、状态机状态机是一种能够根据输入信号和当前状态产生下一个状态的电路。
它由状态寄存器和状态转移逻辑电路组成，能够实现复杂的状态转移和控制。
状态机常用于序列识别、控制逻辑等方面。
以上是几种常用的时序逻辑电路，它们在数字电路设计中起着重要的作用。
触发器和时序逻辑电路
课题十四：【学习内容】触发器按照其稳定工作状态分为多中类型，为了实现一定程序的运算，需要含有记忆功能的元件-触发器，它的输出状态不仅决定于当时的输入状态，而且还与电路的原来工作状态有关。
【学习重点】RS触发器的性质【学习难点】RS触发器的工作波形图RS触发器的“空翻”现象【学习内容】双稳态触发器组合电路和时序电路是数字电路的两大类。
门电路式组合电路的基本单元；触发器是时序电路的基本单元。
触发器按其稳定工作状态可分为双稳定触发器，单稳定触发器，无稳态触发器（多谐振荡器）等。
双稳态触发其按其逻辑功能可分为RS触发器，JK触发器,D触发器和T触发器等；按其结构可分为主从触发器和维持阻塞型触发器等。
基本RS触发器可由两个“与非”门交叉连接而成，如下图所示。
基本RS触发器可由两个“与非”门交叉连接而成，如下图所示。
Q与是基本触发器的输出端，两者的逻辑状态在正常条件下能保持相反。
这种触发器有两种稳定状态：一个状态是Q=1，=0，称为置位状态（“1”态）；另一个状态是Q=0，=1，称为复位状态（“0”态）。
相应的输入端分别称为直接置位端或直接置“1”端（）和直接复位端“0”端（）。
基本RS触发器输出与输入的逻辑关系。
1）=1，=0所谓=1，就是将端保持高电位；而=0，就是在端加一个负脉冲。
设触发器的初始状态为“1”态，即Q=1，=0。
这时“与非”门G2有一个输入端为“0”，其输出端变为“1”；而“与非”门G1的两个输入端全为“1”，其输出端Q变为“0”。
因此，在端加负脉冲后，触发器就由“1”态翻转为“0”态。
如果它的初始态为“0”态，触发器仍保持“0”态不变。
2）=0，=1设触发器的初始状态为“0”态，即Q=0，=1。
这是“与非”门G1有一个输入端为“0”，其输出端Q变为“1”；而“与非”门G2的两个输入端全为“1”，其输出端变为“0”。
因此，在端加负脉冲后，触发器就由“0”态翻转为“1”态。
如果它的初始状态为“1”态，触发器人保持“1”太不变。
时序逻辑电路触发器
基本触发器的功能表
RD SD
11 01 10 00
保持原状态 01 10 1 1*
注意： 1，低电平有效 2，置/复位
7
8
小结
1. 触发器是双稳态器件，只要令RD=SD=1， 触发器即保持原态。稳态情况下，两输出
互补。一般定义Q为触发器的状态。
2. 在控制端加入负脉冲，可以使触发器状态变化。
c
输出端 Q
b SD
d
直接置位端
R
S
CP
输入端
同步置/复位
12
触发方式
边沿触发：只在CP的有效沿（上升沿或下降沿）接收 输入信号并进行状态更新。（抗干扰强！）
电平触发：在CP的有效电平（高电平或低电平）接收 输入信号并进行状态更新。
Q
Q
C
C
负沿 触发
正沿 触发
13
主从触发方式：
S
&G 7
&G
&1
清零
&2
赛前先清零 CP
输出为零 发光管不亮
26
+5V 开启
D1
Q1
Q1
1
D2
Q2
D3
Q2 Q3
D4
Q3 Q4
CLR CP Q4
& 2 & 1 反相端都为1
清零
&2
1
CP
27
+5V
D1 =0 D2
=1
Q1
Q1 Q2
D3
Q2 Q3
D4
Q3 Q4
CLR CP Q4
0
&2
&1
被封
数字电路答案第四章 时序逻辑电路1
第四章 时序逻辑电路本章介绍各种触发器的结构组成、工作原理、逻辑功能以及各种特性。
触发器是由基本门电路组成的具有反馈连接、且输出状态不仅和输入状态有关，而且和输出原状态有关、具有记忆性的电路。
本章还介绍时序逻辑电路的基本概念、组成结构，各种时序电路的分析和设计方法。
本章的学习将为深入学习具有特定功能的中规模时序电路奠定良好的基础。
第一节 基本知识、重点与难点一、基本知识（一）触发器的基本概念 1. 触发器特点触发器与组合逻辑电路不同，触发器的输出不仅与输入信号有关，而且还与触发器原来的状态有关。
触发器具有记忆功能，是构成时序电路的基本单元电路。
触发器具有两个稳定的状态0和1。
在不同的输入信号作用下，触发器可以置成0，也可以置成1。
当输入信号消失后，触发器能保持其状态不变。
2. 触发器控制信号触发器的外部控制信号分为三类：（1）置位信号、复位信号：置位信号和复位信号有高有效或低有效、同步或异步之分。
置位信号D S 和复位信号D R 是低有效的异步信号，当信号有效时，触发器置1或清零，D S 和D R 不能同时有效。
（2）时钟脉冲信号：时钟脉冲信号为触发器的控制端，决定触发器的状态何时转换。
（3）外部激励信号：外部激励信号在CP 脉冲作用下控制触发器的状态转换。
3. 触发器类型触发器有不同的分类方法，按触发方式分类，有：电位触发方式、主从触发方式和边沿触发方式。
按逻辑功能分类，有：RS 触发器、D 触发器、JK 触发器和T 触发器等。
4. 触发器逻辑功能描述方法触发器的逻辑功能是指触发器的次态与现态以及输入信号之间的逻辑关系。
描述触发器的逻辑功能常用方法有：（1）状态转换表与激励表 （2）特征方程 （3）状态转换图 （4）时序图（二）触发器的基本类型 1. 基本RS 触发器基本RS 触发器没有同步触发脉冲，输入信号直接控制输出端的状态。
只要输入变化，输出立即变化。
基本RS 触发器的特征方程为：⎪⎩⎪⎨⎧=++=+1D D D D 1S R Q R S Q nn2. 同步RS 触发器同步RS 触发器在时钟脉冲CP 有效时，如CP =1期间，触发器的输出随输入信号的变化而改变。
第4章 触发器
第四章触发器★主要内容1．基本触发器2．同步触发器3．边沿触发器4．时钟触发器的功能分类、功能表示方法及转换5．触发器的电气特性6．触发器的VHDL描述及其仿真★教学目的和要求1、熟练掌握基本RS触发器的电路组成和逻辑功能分析（会列真值表和画波形图）；2、掌握时钟脉冲控制的同步RS触发器的电路组成和逻辑功能（会列真值表、特性方程和画波形图）；3、熟练掌握D.JK边沿触发器的的工作特点及逻辑功能；正确区分电平触发和边沿触发的概念。
4、时钟触发器的功能分类、功能表示方法及转换；了解触发器的电气特性。
5、理解触发器的VHDL描述例子，会利用MAX+PLUS Ⅱ软件对触发器功能进行仿真，能根据仿真结果波形清楚各个触发器的功能。
★学时数：6学时★重难点重点：各种触发器的逻辑功能和触发方式。
难点：边沿JK、D触发器的结构。
第四章 触发器上一章学习了组合逻辑电路：（1）SSI 构成；（2）中规模部件构成。
全加器、比较器、译码器、数据选择器、编码器。
组合电路和时序逻辑电路是数字电路的两大类，时序电路具有记忆功能，它的某一时刻输出信号，不仅取决于当时的输入信号，而且还与电路原来状态有关。
触发器是构成时序电路的基本单元，因此，在学习时序电路之前，必需先掌握触发器（了解电路结构，掌握其功能和触发方式、熟悉逻辑符号等），特别是D 触发器和JK 触发器。
概述：1、触发器的基本要求：每个触发器都有两个互非的输出端Q 和Q ，如SR 触发器。
①触发器应有两个稳定的状态“0”态：0=Q ，1=Q ；“1”态：1=Q ，0=Q 。
稳定：触发器在没有触发信号作用下，维持原来状态不变。
②能够接收，保存和输出一位二进制信息“1”和“0”。
2、触发器的现态和次态现态n Q —— 触发器接收输入信号之前的状态 次态1+n Q —— 触发器接收输入信号之后的状态。
3、触发器的分类：① 基本触发器（没有时钟输入端）。
② 时钟触发器（有时钟脉冲输入端，触发器按时钟节拍动作）。
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状态。故又称基本RS触发器为直接复位、置位触
发器。为电平触发方式。
波形图
反映触发器输入信号取值和状态之间对应关系的图形称为 波形图
R S Q
Q
置1 保持 置1 置0 置1 不允许 置1
4.2.2 同步RS触发器
在数字信号系统中，为协调各部分的动作，常常要 求某些触发器于同一时刻动作。为此，必须引入同步 信号，使这些触发器只有在同步信号到达时才按输入 信号改变状态。通常把这个同步信号叫做时钟脉冲， 或称为时钟信号，简称时钟，用cp表示。这种受时钟 信号控制的触发器称为时钟触发器。同步RS触发器是 其中的一种。
触发器状态跟随输入信号状态的变化而改变。
Q
Q
Байду номын сангаас
基
本
RS
G1 &
& G2
触 发
R1D
S1D
器
G3 &
& G4
R
cp 01
S
真值表
RS 00
Qn+1 Qn
01 1
10 0
11 d
约束条件 R•S=0
功能说明 不变 置1 置0 不定
RDSD=11 RDSD=10 RDSD=01 RDSD=00
三、动作特点
结论：RD SD 10时, 输出Q 1，Q 0 触发器为1态。
Q0 0
& G1
1Q 1
& G2
1RD 1
0 SD 0
输入RD=0, SD=0时
Q1 &G1
不论原态如何，输出全是1
1Q &
G2
0RD
0
SD
1.当RD=SD=0时, Q = Q = 1 违背互补输出的条件, 故不允许RD=SD=0同时输入。
Q0 1
& G1
1Q 0
& G2
0RD 0
1 SD1
输入RD=1, SD=0时 ①若原状态：Q 0 Q 1
输出：Q 1 Q 0
Q1 0
& G1
1RD 1
0Q 1
& G2
0
S
0
D
输入RD=1, SD=0时 ①若原状态：Q 0 Q 1
输出：Q 1 Q 0
②若原状态：Q 1 Q 0 输出：Q 1 Q 0 保持原态
4.2 触发器的基本结构及其动作特点
4.2.1 基本RS触发器
基本RS触发器，又称RS锁存器，是各种触发器 电路中结构形式最简单的一种，也是各种复杂电路结 构触发器的基本组成部分。
一、电路结构
由两个与非门首尾相接，交叉耦 合构成。
有两个触发输入端RD 和 SD 。 有两个互补输出端Q 和 Q 。
RD
2.当RD=SD=0同时变为1时，翻转快的门输出变为0， 另一个维持为1,不得翻转。
基本RS触发器小结 (1) RD 1 SD 1 电路维持原状态不变。
(2) RD 0 SD 1
(3) RD 1 SD 0
RD 触发，Q=0，Q=1。在RD =0信号消 失后，电路保持0状态不变。RD 端称为置
G2
1 RD 1
0 SD1
输入RD=1, SD=1时 ①若原状态：Q 1 Q 0 输出：Q 1 Q 0 保持原态
②若原状态：Q 0 Q 1 输出：Q 0 Q 1 保持原态
结论：RD SD 11时, 输出维持原态。
Q1
0Q
1
0
& G1
& G2
1 RD 0
1 SD1
输入RD=0, SD=1时 ①若原状态：Q 0 Q 1
或1状态； （3） 当输入信号消失后，所置成的状态能够保
持不变（有记忆）。
记忆：有外触发时,触发器状态改变;
触发信号撤除,维持状态不变。
3. 触发器分类：
按结构分：基本RS触发器 同步RS触发器 主从触发器 边沿触发器
按触发方式分：电平触发 脉冲触发 边沿触发
按功能分：RS触发器 JK触发器 D触发器 T触发器 T´触发器
选通控制：cp=1的全部时间内，R、S变化都将引起触
发器状态变化。为电平触发方式。
四、功能描述方法
1.特性表
R S Qn+1 功能说明
00 01 10 11
Q
不变
1 0 d
置1 置0 不定
触发器真值表不直观，若将 Qn称为状态变量，作为一个
变量列入真值表，就得到触发器的特性表（或功能表）。
第4章 触发器和时序 逻辑电路
学习要点： •各种触发器的电路结构、功能和动作特点； •触发器的逻辑功能转换； •时序逻辑电路的分析和设计方法。
4.1 触发器基本概念
1.触发器定义： 触发器是能够存贮一位二值信号的电路，是具有
记忆功能的基本逻辑单元。
2.触发器的特点： （1） 它有两个稳定的状态：0状态和1状态； （2） 在不同的输入情况下，它可以被置成0状态
一、电路结构
由G1、G2组成基本RS触发器,由G3、G4组成输入控制(导引)电 路。
Q
Q
Q
Q
G1 &
& G2
G3 &
& G4
R
S
cp
C1
1R
1S
R cp S
cp控制翻转时间，R、S决定翻转状态。
二、工作原理
cp=0时，3、4门被封锁，R、S不会影响输出状态，故触发器
维持原状态不变。
cp=1时，R、S信号通过G3、G4反相加到基本RS触发器上， 使
输出：Q 0 Q 1 保持原态
Q1 1
& G1
0 RD 0
0Q
0 &
G2
1 SD 1
输入RD=0, SD=1时 ① 若原状态：Q 0 Q 1
输出：Q 0 Q 1 保持原态
②若原状态：Q 1 Q 0
输出：Q 0 Q 1
结论：RD SD 01时, 输出Q 0，Q 1 触发器为0态。
=0的信号。
基本触发器的真值表
RD SD Qn1
11 01 10 00
不变 01 10
不定
Q n1 注： ⑴ 称触发器的新状态或次态为Qn+1； ⑵ 称触发器的原状态或初态为Qn 。
约束条件:RD + SD =1
三、动作特点
RD
SD
直接控制： 输入信号直接加在输出门上，在输
入信号全部作用时间内，都能直接改变输出端的
0输入端或复位端。
SD 触发，Q=1，Q=0。在SD =0信号消 失后，电路保持1状态不变。SD 端称为置1
输入端或置位端。
(4) RD 0 SD 0 Q=Q=1，不是定义的1状态和0状态。
而且 RD 、SD同时回到1以后，无法确定
触发器是1状态还是0状态。因此，正
常工作时，输入信号应遵守RD + SD =1的约束条件，即不允许输入RD =SD
SD
在触发器中，通常用Q的状态表示触 发器的状态，即: Q 0, Q 1 为触发器的0状态；
Q 1, Q 0 为触发器的1状态。
RD
SD
也可由或非门构成RS触发器
R
S
二、工作原理
输入RD=1, SD=1时
①若原状态：Q 1 Q 0 输出：Q 1 Q 0 保持原态
Q0 0
& G1
1Q 1 &