集成电路工艺和版图设计 参考
第14章集成电路版图设计资料
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MOS dummy
• 在MOS两侧增加dummy poly。
• 添加dummy管，可以提 供更好的环境一致性。
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RES dummy
• 类似于MOS dummy方法增加dummy，有时会在四 周都加上。
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CAP dummy
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• 第二张mask定义为active mask。 有源区用来定义管子的栅以及允许注入的p型或者n型扩散的源漏区。
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• 第三张mask为poly mask： 包含了多晶硅栅以及需要腐蚀成的形状。
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• 第四张mask定义为n＋mask， 用来定义需要注入n＋的区域。
• 不同的工艺线和工艺流程，电学参数有所不同。
• 描述内容：晶体管模型参数、各层薄层电阻、层与层间的 电容等。
• 几何设计规则是图形编辑的依据，电学设计规则是分析计 算的依据。
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• 完成一个反相器的版图设计
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Interconnect
• 关键走线与左右或上下走线的屏蔽采用相同层或 中间层连接VSS来处理。
• 也可增大两者间的间距来减少耦合。
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Guard Ring的设计
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深阱guard ring
集成电路设计3-版图设计
版图设计的重要性
1
版图设计是集成电路制造过程中的关键环节，它 决定了集成电路的性能、功能和可靠性。
2
通过版图设计，可以将电路设计转化为实际制造 的物理结构，从而实现电路设计的目标。
3
版图设计的精度和质量直接影响到集成电路的性 能和制造良率，因此需要高度的专业知识和技能。
在芯片内部加入自测试模块，实现自动测试和 故障诊断。
可测性增强
通过增加测试访问端口和测试控制逻辑，提高芯片的可测性。
05
集成电路版图设计的挑 战与解决方案
设计复杂度挑战
总结词
随着集成电路规模不断增大，设计复杂 度呈指数级增长，对设计效率提出巨大 挑战。
VS
详细描述
随着半导体工艺的不断进步，集成电路设 计的规模越来越大，晶体管数量成倍增加 ，导致设计复杂度急剧上升。这不仅增加 了设计时间和成本，还对设计精度和可靠 性提出了更高的要求。
03
还需要考虑存储器的功耗和散热问题，以确保在各种应用场景下的稳 定运行。
04
高密度存储器版图设计需要具备高容量、高速、低功耗和高可靠性等 特点，以满足大数据、云计算等领域的需求。
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感谢您的观看
04
还需要考虑散热设计，以确保在高负载情况下CPU的 稳定运行。
案例二：低功耗MCU版图设计
低功耗MCU版图设计需要重点 关注功耗优化，采用低功耗工 艺和电路技术，如CMOS工艺
、低功耗逻辑门等。
还需要考虑低电压供电和电源 管理设计，以确保MCU在各种 应用场景下的稳定运行。
设计过程中需要优化芯片内部 结构和电路布局，降低芯片的
半导体集成电路第4章-版图设计与举例
5、电阻最小条宽的选取
综上所述，电阻最小线条宽度
a、受版图设计规则限制; b、受功耗的限制; c、受电阻精度的限制 。
版图设计的一般程序
一、电路的模拟实验及理论分析
工作的目的：
1、了解电路的工作原理。
2、得到电路的静态工作点及支路电流。 3、了解电路中每个元件的参数（包括寄生效应） 对电路的静态参数和瞬态参数的影响。 4、了解电路的温度特性。
二、工艺设计 工作的任务： 1、充分了解生产厂家的工艺水平。 制版与光刻 封装及管壳 的生产工艺。 外延与扩散 集成度与成品率
目的：实现电路中各个元件的电隔离
规则：
1、集电极等电位的NPN管可共用一个隔离区（基极 等电位的PNP管可共用一个隔离区）
2、二极管按晶体管原则处理。
3、原则上，所有硼扩散电阻可共用同一隔离区。
4、当集电极电位高于硼扩散电阻的电位时，晶体管
与电阻可置于同一隔离区。 5、在不违反上述规则的前提下，划分隔离区可以灵 活掌握，以便于排版与布线。
2、根据实际工艺水平及电路需要，选择一套适当 3、确定每一套工序的工艺要求。
三、确定版图设计的基本尺寸和规则
任务：根据实际工艺水平，确定最小线条
宽度，最小套刻间距及其它最小尺寸。 四、元件设计 根据电路对元件的要求，如（耐压、电流 容量、频率特性等）以及基本尺寸，确定每个 元件的图形及尺寸。
五、划分隔离区
二、电流容量 晶体管存在发射极电流集边效应，使最 大电流受有效发射极周长的影响。
I E max aI E eff
数字电路中： a一般取 0.16~0.40mA/um 模拟电路中： a一般取0.04~0.16mA/um LE-EFF通常取正对基区接触孔的发射极 边沿。
集成电路工艺基础及版图设计
氧化环境中使硅表面发生氧化, 生成SiO2 薄膜。
滤气 球 O2
流量 控制
二通
温度 控制
硅片 氧化 炉
石英 管 温度 控制
图2 - 1 热氧化示意图
❖
根据氧化环境的不同， 又可把热
氧化分为干氧法和湿氧法两种。 如果氧
化环境是纯氧气， 这种生成SiO2薄膜的 方法就称为干氧法。 干氧法生成SiO2薄 膜的机理是： 氧气与硅表面的硅原子在
（2 -4）
SiH4+2O2→SiO2↓+2H2O
❖ 2.2.2 掺杂工艺
❖
集成电路生产过程中要对半导体
基片的一定区域掺入一定浓度的杂质元
素， 形成不同类型的半导体层， 来制作
各种器件， 这就是掺杂工艺。 由此可见，
掺杂工艺也是一种非常重要的基础工艺。
掺杂工艺主要有两种： 扩散工艺和离子
注入工艺。
间测试之前的所有工序。 前工序结束时，
半导体器件的核心部分——管芯就形成了。
前工序中包括以下三类工艺：
❖
（1） 薄膜制备工艺： 包括氧化、工艺： 包括离子注入和
扩散。
❖
（3） 图形加工技术： 包括制版和
❖
2) 后工序
❖
后工序包括从中间测试开始到器
❖
1. 扩散工艺
❖
物质的微粒总是时刻不停地处于
❖
扩散的机理有两种： 替位扩散和
填隙扩散。 在高温的情况下， 单晶固体
中的晶格原子围绕其平衡位置振动， 偶
然也可能会获得足够的能量离开原来的
位置而形成填隙原子， 原来的位置就形
成空位, 而邻近的杂质原子向空位迁移，
这就是杂质的替位扩散方式。 杂质原子
CMOS工艺流程与MOS电路版图举例
甘油
55
然后在表面氧化二氧化硅膜以减小后 一步氮化硅对晶圆的表面应力。 涂覆光阻(完整过程包括，甩胶→预 烘→曝光→显影→后烘→腐蚀→去除光 刻胶)。其中二氧化硅以氧化形成，氮化 硅LPCVD沉积形成(以氨、硅烷、乙硅烷 反应生成)。
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光刻技术去除不想要的部分，此步骤为定 出P型阱区域。 (所谓光刻胶就是对光或电子束 敏感且耐腐蚀能力强的材料，常用的光阻液有 S1813,AZ5214等)。光刻胶的去除可以用臭氧烧 除也可用专用剥离液。氮化硅用180℃的磷酸去 除或含CF4气体的等离子刻蚀(RIE)。
47
形成N管源漏区
– 光刻6，利用光刻胶将PMOS区保护起来 – 离子注入磷或砷，形成N管源漏区
形成P管源漏区
– 光刻7，利用光刻胶将NMOS区保护起来 – 离子注入硼，形成P管源漏区
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形成接触孔
– 化学气相淀积BPTEOS硼磷硅玻璃层 – 退火和致密 – 光刻8，接触孔版 – 反应离子刻蚀磷硅玻璃，形成接触孔
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P阱
N阱
推阱
– 退火驱入，双阱深度约1.8μm – 去掉N阱区的氧化层
43
形成场隔离区
– 生长一层薄氧化层 – 淀积一层氮化硅
– 光刻2场隔离区，非隔离区被光刻胶保护起来
– – – –
反应离子刻蚀氮化硅 场区硼离子注入以防止场开启 热生长厚的场氧化层 去掉氮化硅层
44
光刻胶
31P+
11B+
N阱硅栅CMOS 工艺流程
22
初始氧化
23
光刻1，刻N阱
24
N阱形成
N阱
25
Si3N4淀积
Si3N4
P-Si SUB
集成电路版图设计(适合微电子专业)
①了解工艺现状，确定工艺路线
确定选用标准pn结隔离或对通隔离工艺或等平面 隔离工艺。由此确定工艺路线及光刻掩膜版的块数。 由制版和光刻工艺水平确定最小接触孔的尺寸和 光刻套刻精度。光刻工艺的分辨率，即能刻蚀图形的 最小宽度，受到掩膜分辨率、光刻胶分辨率、胶膜厚 度、横向腐蚀等多因素的限制。套刻精度与光刻机的 精度和操作人员的熟练程度关系密切。
功能设计 设 计 逻辑设计 电路设计 功能图 逻辑图 电路图 符号式版图 , 版图
图
版图设计
12
举例：
功能描述 x=a’b+ab’ 的逻辑图
13
CMOS与非门的电路图
14
场SiO2
栅SiO2 栅SiO2
CMOS反相器的掩膜版图
15
版图设计就是按照线路的要求和一定 的工艺参数，设计出元件的图形并进行排 列互连，以设计出一套供IC制造工艺中使 用的光刻掩膜版的图形，称为版图或工艺 复合图。 版图设计是制造IC的基本条件，版图 设计是否合理对成品率、电路性能、可靠 性影响很大，版图设计错了，就一个电路 也做不出来。若设计不合理，则电路性能 和成品率将受到很大影响。版图设计必须 与线路设计、工艺设计、工艺水平适应。 版图设计者必须熟悉工艺条件、器件物理、 电路原理以及测试方法。 16
23
要了解采用的管壳和压焊工艺。封 装形式可分为金属圆筒塑(TO-5型)、扁 平封装型和双列直插型(DIP)等多种，管 芯压点分布必须和管壳外引脚排列相吻 合。当采用热压焊时，压焊点的面积只 需70μm×70μm，超声压焊需 100μm×100μm ~125μm×25μm，金丝 球焊需125μm ×125μm，金丝球焊牢固 程度高，金丝在靠近硅片压点处是垂直 的，可压到芯片纵深处(但必须使用温度 SiO2纯化层)，使用起来很灵活。
制造工艺-CMOS集成电路原理图及版图
硅芯片上的电子世界—晶体管
• 三级管：pnp，npn • 硅芯片上的三极管：
2012年春季
P+ …N…+. P+
N阱
P型衬底
28中北大学
三极管的设计
CMOS工艺下可以做双极晶体管。 以N阱工艺为例说明PNP, NPN如何形成。
PNP
注：
薄氧
由于P衬底接最低电位vss/gnd
因此，VPNP集电极也必须接
C
N+
N–-epi
钝化层
SiO2
P+
P-Sub
2012年春季
N+埋层
P P(G- ND)
N+
Sub
EB C
N+ P
N+
P+
N–-epi
60
60中北大学
版图设计
• 电子设计 + 绘图艺术 • 仔细设计，确保质量
2012年春季
61中北大学
MOS管的版图设计
沟道宽
沟道长
当多晶硅穿过有源区时，就形成了一个管子。在图中当 多晶硅穿过N型有源区时，形成NMOS，当多晶硅穿过P型有 源区时，形成PMOS。
MIM 上电级
第n-1层金属
电容区的下方不要走线；
2012年春季
20中北大学
多层金属制作的平板电容和侧壁电容
多层平板电容（MIM） •增加单位面积电容； •精度高，匹配性好；
2012年春季
侧壁电容： •单位面积电容值可比左边的大； •精度较高，匹配性较好；
21中北大学
MOS电容
CGS
累积区
强反型
vss/gnd 。
C
B
集成电路版图设计习题答案第九章集成电路版图设计实例
第9章集成电路版图设计实例【习题答案】1．版图设计关于数字地和模拟地的考虑事项是什么？答：一般的模拟集成电路中，通常既有数字信号又有模拟信号，数字信号和模拟信号之间容易发生干扰。
在版图设计过程中，还要考虑地噪声对电路的影响。
即在整体版图的设计中，需着重考虑电路噪声问题，按照尽量降低噪声的原则进行电路的整体布局。
首先，在总体版图的布局上，尽量将数字部分远离模拟部分，如果总体电路中模拟部分偏多，则在版图设计中将数字部分放在靠边的位置，而且把模拟部分中最容易被数字干扰的部分放到离数字部分最远的位置，同时在数字部分和模拟部分中间用接地的衬底接触来进行隔离，反之亦然。
其次，采用隔离环设计，对每个单元模块都用一层接地的衬底接触，一层接电源的N阱构成的隔离环来进行隔离。
对于整个模拟部分和数字也分别采用相同的隔离环隔离，数字电路的隔离环可以吸收数字电路的衬底噪声，从而可以减少通过衬底串扰到模拟电路的衬底噪声。
隔离环包的层数越多，理论上吸收衬底噪声效果越好。
但是要避免数字电路的p隔离环紧靠模拟电路的p型隔离环，因为在这种情况下数字地的噪声会串扰到模拟地。
从而使模拟地受到干扰。
最后，除了数字模块之外的其它单元模块尽量将距离缩短，这样一方面能尽量地减少互连线经过别的区域引入噪声，同时也能降低引线过长引起电压信号的衰减。
2．总结自己的版图设计技巧和经验。
3. 共质心MOS管设计时的注意事项是什么？答：低精度要求可采用一维共质心，高精度要求必须采用二维共质心。
共质心设计时需保证MO管的对称性和电流通路的对称性。
4. 静电保护的种类以及版图设计注意事项。
答：常用的二极管式的静电保护分为两种方式，一种是用MOS晶体管连接成二极管形式的静电保护，一种利用CMOS工艺中二极管的静电保护。
在MOS型静电保护版图设计中，主要考虑以下几点：●MOS管要分成多个管，叉指结构，以便形成多支路共同放电。
●因为放电瞬间流经MOS管的电流特别大，构成整个放电通路的任何导线的宽度一定要有足够保证，而且CMOS工艺对于每个接触孔能通过的电流密度还有要求，因此还要保证放电通路导线上孔的数目应尽量多。
电路版图设计与规则(参考模板)
第三章集成电路版图设计每一个电路都可以做的很完美,对应的版图也可以画的很艺术，需要的是耐心和细心，当然这需要知识，至少我这么认为。
3.1认识设计规则（design rule）什么是设计规则？根据实际工艺水平(包括光刻精度、刻蚀能力、对准容差等)和成品率要求，给出的一组同一工艺层及不同工艺层之间几何尺寸的限制，主要包括线宽、间距、覆盖、露头、凹口、面积等规则，分别给出它们的最小值，以防止掩膜图形的断裂、连接和一些不良物理效应的出现。
芯片上每个器件以及互连线都占有有限的面积。
它们的几何图形形状由电路设计者来确定。
（从图形如何精确地光刻到芯片上出发，可以确定一些对几何图形的最小尺寸限制规则，这些规则被称为设计规则）制定设计规则的目的：使芯片尺寸在尽可能小的前提下，避免线条宽度的偏差和不同层版套准偏差可能带来的问题，尽可能地提高电路制备的成品率。
设计规则中的主要内容：Design Rule通常包括相同层和不同层之间的下列规定：最小线宽 Minimum Width最小间距 Minimum Spacing最小延伸 Minimum Extension最小包围 Minimum Enclosure 最小覆盖 Minimum Overlay集成电路版图设计规则通常由集成电路生产线给出，版图设计者必须严格遵守！！！3.2模拟集成电路版图设计中遵从的法则3.2.1电容的匹配对于IC layout工程师来说正确地构造电容能够达到其它任何集成元件所不能达到的匹配程度。
下面是一些IC版图设计中电容匹配的重要规则。
1）遵循三个匹配原则：它们应该具有相同方向、相同的电容类型以及尽可能的靠近。
这些规则能够有效的减少工艺误差以确保模拟器件的功能。
2）使用单位电容来构造需要匹配的电容，所有需要匹配的电容都应该使用这些单位电容来组成，并且这些电容应该被并联，而不是串联。
3）使用正方块电容，并且四个角最好能够切成45度角。
周长变化是导致不匹配的最主要的随机因素，周长和面积的比值越小，就越容易达到高精度的匹配。
2、3、4输入或非门版图设计
《集成电路工艺与版图设计》课堂作业班级：电子科学与技术01班姓名：曾海学号：201031722、3、4输入异或门版图设计如下：一、二输入异或门：（1）原理图：<2>L-edit中进行设计的如下二输入或非门版图<3>提取后在T-SPICE中进行参数及输入输出设置如下:VA A GND BIT ({1011} pw=20N lt=10N ht=10N on=5 off=0)VB B GND BIT ({0010} pw=20N lt=10N ht=10N on=5 off=0)Vdd Vdd GND 5.tran 10N 100N.print tran v(OUT) v(A) v(B)<4>在W-EDIT中得到仿真波形图：二、三输入或非门<1>三输入异或门版图<3>参数及输入输出设置VA A GND BIT ({1011} pw=20N lt=10N ht=10N on=5 off=0) VB B GND BIT ({0010} pw=20N lt=10N ht=10N on=5 off=0)Vdd Vdd GND 5.tran 10N 100N.print tran v(OUT) v(A) v(B)<3>仿真图三、四输入或非门<1>版图设计<2>参数及输入输设置Vdd Vdd GND 5VA A GND BIT ({1001} pw=20N lt=10N ht=10N o n=5 off=0)VB B GND BIT ({1010} pw=20N lt=10N ht=10N o n=5 off=0)VC C GND BIT ({1011} pw=20N lt=10N ht=10N o n=5 off=0)VD D GND BIT ({1011} pw=20N lt=10N ht=10N o n=5 off=0).tran 20N 100N.print tran v(OUT) v(A) v(B) v(C) v(D)<3>仿真图4、版图设计总结（1）本次设计中，由仿真图可以看出，仿真波形不是标准的方波图形，而是有相应的误差，可能是由于版图的设计中，布线或器件的放置不合理导致的。
集成电路与工艺版图设计
DC-DC 变换器中误差放大器AMP 模块版图设计1 DC —DC 变换器中误差放大器AMP 模块电路误差放大器是整个变换器电路的核心，从原理上说，误差放大电路内部实质上是一个具有高放大倍数的多级直接耦合放大电路。
误差放大器的电路结构如下：V I NR40V1DC = 3VR5误差放大器的原理图如下：L = 2u版图是集成电路从设计走向制造的桥梁，它包含了集成电路尺寸，电阻电容大小等器件相关的物理信息数据。
版图设计是创造工程制图（网表）的精确的物理描述过程，即定义各工艺层图形的形状，尺寸以及不同工艺层的相对位置的过程。
其设计目标有以下三方面：1. 满足电路功能，性能指标，质量要求；2. 尽可能节省面积，以提高集成度，降低成本；3. 尽可能缩短连线，以减少复杂度，缩短延时，改善可能性。
下面是我对误差放大器AMP模块版图设计及仿真的过程。
2DC—DC变换器中误差放大器AMP模块版图设计及仿真２.１版图设计的前仿真２.１.１替换及其他基本设置此次版图所用工艺为MOSIS/ORBIT 1.2u SCNA。
（设置替换路径为：C:\program files\Tanner EDA\Tanner Tools v13.1\L-Edit andLVS\Tech\Mosis\morbn12）替换设置后，将设置-设计-technology下的technology to micro map 改为：1 Lambda=microns。
２.１.２版图的基本绘制下面为常用的CMOS工艺版图与工艺的关系：（1）N阱：做N阱的封闭图形处，窗口注入形成P管的衬底（2）．有源区：做晶体管的区域（G,D,S,B区），封闭图形处是氮化硅掩蔽层，该处不会长场氧化层（3）．多晶硅：做硅栅和多晶硅连线。
封闭图形处，保留多晶硅。
（4）．有源区注入：P+,N+区。
做源漏及阱或衬底连接区的注入（5）．接触孔：多晶硅，扩散区和金属线1接触端子。
（6）．金属线1：做金属连线，封闭图形处保留铝（7）．通孔：两层金属连线之间连接的端子（8）．金属线2：做金属连线，封闭图形处保留铝①NMOS与PMOS的绘制绘制NMOS要用到的图层有Active、N Select、Poly、Active Contact、Metal1，而PMOS管的版图绘制需要用到N Well、Active、P Select、Poly、Active Contact、Metal1，其中Poly的长度就是晶体管的L，Active的高度就是晶体管的W。
第3章CMOS集成电路工艺与版图
英特尔65纳米双核处理器的扫描电镜(SEM)截面图
常用图层 版图图层名称 Nwell Active Pselect Nselect Poly cc Metal1 Metal2 Via 含义 N阱 有源扩散区 P型注入掩膜 N型注入掩膜 多晶硅 引线孔 第一层金属 第二层金属 通孔
注意：
不同软件对图层名称定义不同； 严格区分图层作用。
“混合棒状图”法：
矩形代表有源区(宽度不限)； 实线代表金属； 虚线代表多晶硅；
“×”代表引线孔。其它层次不画,
通常靠近电源vdd的是P管，靠近地线gnd 的是N管。
反相器棒状图
电路图-棒状图-版图
a
b
练习
三输入与非门、或非门棒状图
8、MOS管阵列的版图实现
(1) MOS管的串联。 N1的源、漏区为X和Y，N0的源、漏区为Y和Z。 利用源漏共用，得到两个MOS管串联连接的版图。 电路图
N1和N0串联版图
N1、 N0版图
任意个MOS管串联。 例如3个MOS管串联的版图。
电路图
版图
（2）MOS管并联(并联是指它们的源和源连 接，漏和漏连接，各自的栅还是独立的。) 栅极水平放置
对管
缓冲器中的一级反相器
运放对管
大尺寸器件存在的问题： 寄生电容； 栅极串联电阻
大面积的栅极与衬底之间有氧化 层隔绝，形成平板电容
栅电压降低
细长的栅极存在串联电阻，导 致栅极两端电压不同
MOS管寄生电容值
C W L C0
MOS管栅极串联电阻值
R W / L R
S G
衬底材料导电性较差，为了保证接触的效 果，需要在接触区域制作一个同有源区类 似的掺杂区域降低接触电阻，形成接触区。 衬底半导体材料要与电极接触，同样需要 引线孔（CC）；
集成电路的版图设计
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2. 微米设计规则，又称自由格式规则
——80年代中期，为适应VLSI MOS电路制造工 艺，发展了以微米为单位的绝对值表示的版图 规则。针对一些细节进行具体设计，灵活性大， 对电路性能的提高带来很大方便。适用于有经 验的设计师以及力求挖掘工艺潜能的场合。目 前一般的MOS IC研制和生产中，基本上采用这 类规则。其中每个被规定的尺寸之间没有必然 的比例关系。显然，在这种方法所规定的规则 中，对于一个设计级别，就要有一整套数字， 因而显得烦琐。但由于各尺寸可相对独立地选 择，所以可把尺寸定得合理。
7
版图设计图例
Poly Diff Al con
Vdd
P阱
T2 W/L=3/1 Vi Vo T1 W/L=1/1 Vi Vo
Vss
8
MOS集成电路的版图设计规则
基本的设计规则图解
9
10
11
12
13
14
15
p.333
16
17
18
19
20
21
22
MK1
23
24
25
26
3
poly-Si：取决于工艺上几何图形的分辨率。 Al:铝生长在最不平坦的二氧化硅上， 因此， 铝的宽度和间距都要大些，以免短路或断铝。 diff-poly：无关多晶硅与扩散区不能相互重叠， 否则将产生寄生电容或寄生晶体管。
Al Poly
diff
2
3
4
⑫ 接触孔： 孔的大小：22 diff、poly的包孔：1 孔间距：1
设计铝条时，希望铝条尽量短而宽。铝 条本身也要引入串连电阻，因此也需计算铝 条引入的串联电阻对线路的影响。铝条不能 相交，在不可避免的交叉线时，可让一条或 几条铝条通过多发射极管的发射极区间距或 发射区与基区间距，也可从电阻上穿过，但 不应跨过三次氧化层。 必须采用“磷桥” 穿接时，要计算“磷桥”引入的附加电阻对 电路特性的影响。一般不允许“磷桥”加在 地线上。但是在设计IC时应尽可能避免使用 扩散条穿接方式，因为扩散条不仅带来附加 电阻和寄生电容，同时还占据一定面积。 46
半导体集成电路版图设计及举例
➢ 两次掩膜对准容差△WMAT-2 ±5.5
下面来推导最小面积晶体管尺寸
1、WE孔 射极接触孔 取最小尺寸
2、DE-E孔 射极孔到射区扩散窗口边缘间距 △WMAT-0.8xje+WdE-E+Gmin
3、DE-B 射区窗口到基区窗口间距 △WMAT+0.8xje-0.8xjc+Wde-B+Wdc-B+Gmin
六、排版与布线 通过排版，将所有元件的位置确定下来； 通过布线，将所有元件按电路要求实现连线。 规则： 1、元件排列紧骤，版面小，寄生效应小。 2、布线尽量短且简洁，昼避免交叉。 3、铝条有一定宽度，且避开薄氧化层区及跨越大 的sio2台阶。 4、要求参数一致的元件应置于邻近区域，避免工 艺及材料不均匀性的影响。 5、使芯片热分布均匀，要求温度平衡的元件，应 置于等温线上。 6、压焊点的分布符合管壳外引线排列顺序。
对于一个生产单位，工艺条件相对稳定， 版图设计的好坏直接影响电路的参数及成品率。 因此，版图设计是生产厂家一直主要的任务。 通常，版图的设计需通过多次的试制与修改过 程。
版图设计的一般程序
一、电路的模拟实验及理论分析
工作的目的： 1、了解电路的工作原理。 2、得到电路的静态工作点及支路电流。 3、了解电路中每个元件的参数（包括寄生效应）
➢
XjI~125%Wepi-MAX
8、Dc-B n+集电极窗口到基区窗口间距
△WMAT+0.8xjc+0.8xje+Wdc-c+Gmin
9.Wc孔 集电极n+孔宽
➢ 可取最小尺寸
10、Dc-I 集电极n+孔到隔离窗口间距 ➢ △WMAT-2+0.8xje+0.8xjI+WdI-c+Gmin 11、DBL-I 隐埋区到隔离窗口间距
集成电路版图与工艺课程设计之用CMOS实现Y=AB+C电路与版图
集成电路版图与⼯艺课程设计之⽤CMOS实现Y=AB+C电路与版图1 绪论1.1 设计背景集成电路设计（Integrated circuit design, IC design），亦可称之为超⼤规模集成电路设计（VLSI design），是指以集成电路、超⼤规模集成电路为⽬标的设计流程。
集成电路设计涉及对电⼦器件（例如晶体管、电阻器、电容器等）、器件间互连线模型的建⽴。
所有的器件和互连线都需安置在⼀块半导体衬底材料之上，这些组件通过半导体器件制造⼯艺（例如光刻等）安置在单⼀的硅衬底上，从⽽形成电路。
近些年来，集成电路技术发展迅猛，促使半导体技术不断地发展，半导体技术正在进⼊将整个系统整合在单⼀晶⽚上的时代。
故对VLSI的版图设计的要求也越来越⾼。
Tanner软件可提供完整的集成电路设计环境，帮助初学者进⼊VLSI设计领域。
本设计采⽤Tanner Tools Pro ⼯具，对逻辑为Y=AB+C进⾏电路设计与仿真、版图设计与仿真，在报告中给出电路图、版图与仿真结果。
1.2 设计⽬标设计⽬标逻辑：Y=AB+C⽤CMOS⼯艺设计逻辑为Y=AB+C的电路和版图。
因为CMOS是天然的反逻辑输出，所以需要先设计出逻辑为/Y=/（AB+C）的电路，再将输出接⼊⼀个CMOS反相器实现逻辑功能。
设计电路图（Schematic）时，N⽹络A与B串联且与C并联，P⽹络A与B并联且与C串联，在N和P⽹络的交界节点接⼊反相器后引出输出Y。
设计版图（Layout）时，在P型衬底（P-Sub）上进⾏制作，所以N-MOS管可以直接掺杂制作，⽽P-MOS管需要先制作⼀个N阱（N-Well），并在N阱⾥制作P-MOS管。
整个设计⽐较简单，仅仅使⽤单层⾦属布线（Meteal）。
导出电路和版图⽹表（spice）⽂件，⽤Tspice软件进⾏仿真波形，分析电路和版图是否设计正确性以及其性能如何。
在LVS验证中匹配电路原理图和版图逻辑和尺⼨匹配性，完成整个设计过程。
集成电路工艺和版图设计参考
0.5 m 、 0.35 m －设计规范（最小特征尺寸）
布线层数：金属（掺杂多晶硅）连线旳层数。
集成度：每个芯片上集成旳晶体管数
12/9/2023
2
文档仅供参考，如有不当之处，请联系改正。
IC工艺常用术语
净化级别：Class 1, Class 10, Class 10,000 每立方米空气中含灰尘旳个数 去离子水 氧化 扩散 注入 光刻 …………….
互补对称金属氧化物半导体－特点：低功耗
VDD
C
PMOS
Vi
Vo
I/O
NMOS
VDD I/O
VSS
VSS CMOS倒相器
12/9/2023
C
CMOS传播门
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VDD
S
D
P+
P+
N-Si
VG
Vo
D n+
S
VSS
n+
P-阱
CMOS倒相器截面图
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CMOS倒相器版图
双极IC 半导体IC MOSIC
NMOS IC PMOS IC CMOS IC
BiCMOS
12/9/2023
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MOS IC及工艺
MOSFET — Metal Oxide Semiconductor Field Effect Transistor
.
— 金属氧化物半导体场效应晶体管
Hinkle.
12/9/2023
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Here we are looking at the Incoming material disposition racks
集成电路版图设计习题答案第二章集成电路制造工艺
集成电路版图设计习题答案第2章 集成电路制造工艺【习题答案】1．硅片制备主要包括（直拉法）、（磁控直拉法）和（悬浮区熔法）等三种方法。
2．简述外延工艺的用途。
答：外延工艺的应用很多。
外延硅片可以用来制作双极型晶体管，衬底为重掺杂的硅单晶（n +），在衬底上外延十几个微米的低掺杂的外延层（n ），双极型晶体管（NPN ）制作在外延层上，其中b 为基极，e 为发射极，c 为集电极。
在外延硅片上制作双极型晶体管具有高的集电结电压，低的集电极串联电阻，性能优良。
使用外延硅片可以解决增大功率和提高频率对集电区电阻要求上的矛盾。
图 外延硅片上的双极型晶体管集成电路制造中，各元件之间必须进行电学隔离。
利用外延技术的PN 结隔离是早期双极型集成电路常采用的电隔离方法。
利用外延硅片制备CMOS 集成电路芯片可以避免闩锁效应，避免硅表面氧化物的淀积，而且硅片表面更光滑，损伤小，芯片成品率高。
外延工艺已经成为超大规模CMOS 集成电路中的标准工艺。
3．简述二氧化硅薄膜在集成电路中的用途。
答：二氧化硅是集成电路工艺中使用最多的介质薄膜，其在集成电路中的应用也非常广泛。
二氧化硅薄膜的作用包括：器件的组成部分、离子注入掩蔽膜、金属互连层之间的绝缘介质、隔离工艺中的绝缘介质、钝化保护膜。
4．为什么氧化工艺通常采用干氧、湿氧相结合的方式？答：干氧氧化就是将干燥纯净的氧气直接通入到高温反应炉内，氧气与硅表面的原子反应生成二氧化硅。
其特点：二氧化硅结构致密、均匀性和重复性好、针孔密度小、掩蔽能力强、与光刻胶粘附良好不易脱胶；生长速率慢、易龟裂不宜生长厚的二氧化硅。
湿氧氧化就是使氧气先通过加热的高纯去离子水（95℃），氧气中携带一定量的水汽，使氧化气氛既含有氧，又含有水汽。
因此湿氧氧化兼有干氧氧化和en +SiO 2n -Si 外延层 n +Si 衬底水汽氧化的作用，氧化速率和二氧化硅质量介于二者之间。
实际热氧化工艺通常采用干、湿氧交替的方式进行。
实验38 模拟集成电路的版图设计
实验38 模拟集成电路的版图设计模拟集成电路设计是现代集成电路设计的重要组成部分。
模拟集成电路的版图设计是模拟集成电路设计环节中的重要关键环节。
模拟集成电路版图设计的优劣直接影响着整个集成电路的性能和设计的成败。
本实验要求学生在系统地学习了《半导体物理》、《场效应器件物理》、《模拟集成电路设计》和《集成电路制造技术》等专业知识的基础上，使用Tanner公司设计开发的集成电路版图设计工具Ledit软件，独立完成CMOS模拟集成电路单元的版图设计和布局工作，提高模拟集成电路版图设计和布局能力，强化对模拟集成电路制造技术的理解和知识运用能力，培养学生初步的模拟集成电路版图设计能力。
一、实验原理1. 模拟集成电路版图中的器件与设计规则在模拟集成电路中，主要器件有NMOS、PMOS、NPN和PNP晶体管，二极管、电阻和电容等。
这些器件在Ledit软件中，实现的方法存在较大差异，但都是遵循器件的定义实现的。
器件的定义存储在以.ext为后缀的器件萃取文件中。
在Ledit软件环境下，P型衬底N阱CMOS 2P2M工艺下(两层多晶两层金属)，模拟集成电路版图中器件的设计规则，除去与数字集成电路版图设计中通用的规则外，主要还有：NPN、PNP晶体管设计规则、电容设计规则和电阻设计规则等，表38.1中摘录了这些规则中的部分内容。
使用这些设计规则可以实现NPN、PNP、MOS电容和电阻等器件版图。
=1.0μm部分设计规则表38.1 P型衬底N阱CMOS工艺下，182在绘制模拟集成电路版图时，所绘制的各种基本图形尺寸不能小于这些设计规则要求的尺寸，否则将导致设计规则错误。
在Ledit软件环境下，完成设计规则检查的功能称为设计规则检查（Design Rule Check，DRC）。
在集成电路版图绘制过程中，需要经常性地使用DRC功能来检查版图是否存在错误，这样做可以避免同时有太多违反设计规则的错误产生，决定着版图的完成效率和完成质量。
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Jian Fang
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Here in the Fab Two Photolithography area we see one of our 200mm .35 micron I-Line Steppers. this stepper can image and align both 6 & 8 inch wafers.
13.07.2020
Jian Fang
14
Accuracy in metrology is never an issue at Process Specialties. We use the most advanced robotic laser ellipsometers and other calibrated tools for precision thin film, resistivity, CD and step height measurement. Including our new Nanometrics 8300 full wafer 300mm thin film measurement and mapping tool. We also use outside laboratories and our excellent working relationships with our Metrology tool customers, for additional correlation and calibration.
13.07.2020
Jian Fang
10
Here we can see the loading of 300mm wafers onto the Paddle.
13.07.2020
Jian Fang
11
Process Specialties has developed the world's first production 300mm Nitride system! We began processing 300mm LPCVD Silicon Nitride in May of 1997.
Si
半导体
13.07.2020
Jian Fang
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N沟MOS（NMOS）
氧化层
源
栅
n+
栅氧化层
漏
G
n+
沟道 P－衬底
D
ID
VDS > 0
S
VGS
VT
• P型衬底，受主杂质； • 栅上加正电压，表面吸引电子，反型，电子通道； • 漏加正电压，电子从源区经N沟道到达漏区，器件开通。
栅氧化层厚度： 50埃－1000埃（5nm－100nm） VT－阈值电压 电压控制
反型层 源（Source）S 漏（Drain）D 栅（Gate）G
沟道
13.07.2020
Jian Fang
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P沟MOS（PMOS）
场氧化层
源
栅
栅氧化层
漏
p+
p+G沟道ຫໍສະໝຸດ N－衬底D- VT
+VGS
S
VDS < 0 ID
• N型衬底，施主杂质，电子导电； • 栅上加负电压，表面吸引空穴，反型，空穴通道； • 漏加负电压，空穴从源区经P沟道到达漏区，器件开通。
亚微米<1m的设计规范
深亚微米<=0.5 m的设计规范
0.5 m 、 0.35 m －设计规范（最小特征尺寸）
布线层数：金属（掺杂多晶硅）连线的层数。
集成度：每个芯片上集成的晶体管数
13.07.2020
Jian Fang
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IC工艺常用术语
净化级别：Class 1, Class 10, Class 10,000 每立方米空气中含灰尘的个数 去离子水 氧化 扩散 注入 光刻 …………….
13.07.2020
Jian Fang
7
Another view of one of the Fab Two Photolithography areas.
13.07.2020
Jian Fang
8
Here we see a technician loading 300mm wafers into the SemiTool. The wafers are in a 13 wafer Teflon cassette codesigned by Process Specialties and SemiTool in 1995. Again these are the world's first 300mm wet process cassettes (that can be spin rinse dried).
13.07.2020
Jian Fang
9
As we look in this window we see the World's First true 300mm production furnace. Our development and design of this tool began in 1992, it was installed in December of 1995 and became fully operational in January of 1996.
NMOS IC PMOS IC CMOS IC
BiCMOS
13.07.2020
Jian Fang
19
MOS IC及工艺
MOSFET — Metal Oxide Semiconductor Field Effect Transistor
.
— 金属氧化物半导体场效应晶体管
MOS(MIS)结构
金属 氧化物（绝缘层、SiO2）
13.07.2020
Jian Fang
4
生产工厂简介
PSI
13.07.2020
Jian Fang
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13.07.2020
Fab Two was completed January 2, 1996 and is a "State of the Art" facility. This 2,200 square foot facility was constructed using all the latest materials and technologies. In this set of cleanrooms we change the air 390 times per hour, if you do the math with ULPA filtration this is a Class One facility. We have had it tested and it does meet Class One parameters (without any people working in it). Since we are not making microprocessors here and we don't want to wear "space suits", we run it as a class 10 fab. Even though it consistently runs well below Class Ten.
13.07.2020
Jian Fang
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集成电路（Integrated Circuit, IC）：半导体IC，膜IC，混合IC
半导体IC：指用半导体工艺把电路中的有源器件、无源元件及 互联布线等以相互不可分离的状态制作在半导体上，最后封装在 一个管壳内，构成一个完整的、具有特定功能的电路。
双极IC 半导体IC MOSIC
13.07.2020
Jian Fang
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CMOS
• CMOS：Complementary Symmetry Metal Oxide Semiconductor
互补对称金属氧化物半导体－特点：低功耗
VDD
C
PMOS
Vi
Vo
I/O
NMOS
VDD I/O
VSS
VSS CMOS倒相器
C
CMOS传输门
13.07.2020
poly
N+ implant
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Pwell Active Poly N+ implant P+ implant Omicontact Metal
13.07.2020
pwell
Jian Fang
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光
MASK Pwell 光刻胶 SiO2
N－type Si
13.07.2020
Jian Fang
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13.07.2020
Jian Fang
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2,500 additional square feet of "State of the Art" Class One Cleanroom is currently processing wafers! With increased 300mm & 200mm processing capabilities including more PVD Metalization, 300mm Wet processing / Cleaning capabilities and full wafer 300mm .35um Photolithography, all in a Class One enviroment.
13.07.2020
Jian Fang
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Here we are looking at the Incoming material disposition racks