电子技术课程设计数字时钟

目录

目录 (1)

前言 (2)

内容摘要 (2)

设计要求 (2)

第一章方案设计 (3)

第二章硬件设计及仿真 (4)

2.1振荡器的设计 (4)

2.2分频器的设计 (6)

2.3时间计数器的设计 (7)

2.3.1六十进制计数器 (7)

2.3.2二十四进制计数器 (8)

2.4译码器与显示器的设计 (9)

2.5校时电路 (10)

第三章电路的总体设计 (11)

第四章元器件清单及部分芯片介绍 (12)

4.1元器件清单 (12)

4.2部分芯片功能介绍 (13)

4.2.1 74LS90N (13)

4.2.2 555 (14)

第五章总结 (16)

附录参考文献 (17)

前言

内容摘要

数字钟是一个将“时”，“分”，“秒”显示于人的视觉器官的计时装置。它的计时周期为24小时，显示满刻度为23时59分59秒。一个基本的数字钟电路主要由秒信号发生器、“时、分、秒、”计数器、译码器及显示器组成。由于采用纯数字硬件设计制作，与传统的机械表相比，它具有走时准，显示直观，无机械传动装置等特点。

本设计中的数字时钟采用数字电路实现对“时”、“分”、“秒”的显示和调整。通过采用各种集成数字芯片搭建电路来实现相应的功能。具体用到了555震荡器，74LS90及与非，异或等门集成芯片等。该电路具有计时和校时的功能。

在对整个模块进行分析和画出总体电路图后，对各模块进行仿真并记录仿真所观察到的结果。

实验证明该设计电路基本上能够符合设计要求！

设计要求

（1）、要求电路能够产生定时脉冲；

（2）、要求电路能够根据对定时脉冲的计算得到时，分，秒；（3）、要求电路能够产生时，分，秒。

第一章方案设计基本时钟电路

图1-1数字钟电路的系统框图

由上图可以看出，振荡器产生的信号经过分频器作为产生秒脉冲，秒脉冲送入计数器，计数结果经过“时”、“分”、“秒”，译码器，显示器显示时间。其中振荡器和分频器组成标准秒脉冲信号发生器，由不同进制的计数器，译码器和显示电路组成计时系统。秒信号送入计数器进行计数，把累计的结果以“时”，“分”、“秒”的数字显示出来。“时”显示由二十四进制计数器，译码器，显示器构成；“分”、“秒”显示分别由六十进制的计数器，译码器，显示器构成；校时电路实现对时，分，秒的校准。

第二章硬件设计及仿真

2.1振荡器的设计

振荡器是数字钟的核心。振荡器的稳定度及频率的精确度决定了数字钟计时的准确程度，通常选用石英晶体构成振荡器电路。一般来说，振荡器的频率越高，计时器的精度越高。

在本设计中振荡器采用的是由集成电路555与RC组成的多谐振荡器。其电路图如下图2-1-1：

接通电源后，电容C1被充电， c v 上升，当c v 上升到大于2/3cc V 时，触发器被复位，放电管T 导通，此时0v 为低电平，电容C1通过2R 和T 放电，使c v 下降。当c v 下降到小于1/3cc V 时，触发器被复位，0v 反转为高电平。电容器C1放点结束，所需时间为：

22202/3ln ln 20.701/3cc PL cc

V t R C R C R C V -==≈- 当C1放点结束时，T 截止，VCC 将通过R1、R2向电容器C1充电，vC 由1/3VCC 上升到2/3VCC 所需的时为：

1212121/3()ln ()ln 20.7()2/3cc cc PH cc cc

V V t R R C R R C R R C V V -=+=+≈+- 当vC 上升到2/3VCC 时，触发器又被复位发生翻转，如此周而复始，在输出端就得到一个周期性的方波，其频率为

121 1.43(2)PH PL f t t R R C

=≈++

本设计中，由电路图和f的公式可以算出，微调R3=60k左右，其输出的频率为f=1000Hz.

2.2分频器的设计

通常，数字钟的晶体振荡器输出频率较高，为了得到1Ｈz的秒信号输入，需要对振荡器的输出信号进行分频。

分频器的功能主要有两个：一个是产生标准脉冲信号；二是提供功能扩展电路所需要的信号。

本设计中，由于振荡器产生的信号频率太高，要得到标准的秒信号，就需要对所得的信号进行分频。这里所采用的分频电路也是3个中规模计数器74LS90N来构成的3级1/10分频。

其电路如下图2-2-1所示：

由上图可以看出，由振荡器的1000Hz高频信号从U0的14端输入，经过三片74LS90N的三级1/10分频，就能从U2的11端输出得到标准的秒脉冲信号。

2.3时间计数器的设计

由图1-1的方框图可以清楚的看到，显示“时”、“分”、“秒”需要六片中规模计数器；其中“秒”、“分”各为60进制计数，“时”为24进制计数。在本设计中均用74LS90N来实现：

2.3.1六十进制计数器

“秒”计数器电路与“分”计数器电路都是六十进制，它由一级十进制计数器和一级六进制计数器连接构成，如图2-3-1所示，是采用两片中规模集成电路74LS90 N串联起来构成的“秒”、“分”计数器。

由上图可知，U2是十进制计数器，U2的QD作为十进制的进位信号，74LS90N计数器是十进制异步计数器，是反馈清零法来实现十进制计数，U1和与非门组成六进制计数。74LS90N是在CP信号的下降沿触发下进行计数，U1的QA和QC相与0101的作为“分（时）”计数器的输入信号。U1的输出0110高电平1分别送到计数器的R01、R02端清零，74LS90N内部的R01、R02与非后清零而使计数器归零，完成六进制计数。由此可见U1和U2串接实现了六十进制计数。2.3.2二十四进制计数器

“时”计数为二十四进制。在本设计中二十四进制的计数电路也是由两个74LS90N组成的二十四进制计数电路，如图2-3-2所示。