实验2七人表决器概要

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七人表决器实验报告

竭诚为您提供优质文档/双击可除七人表决器实验报告篇一：哈工大电工学新技术实践实验报告-7人表决器总成绩：一、设计任务1、有七人参与表决，显示赞同者个数。

2当赞同者达到及超过4人时，绿灯显示表示通过。

二、设计条件本设计基于软件multisim10.0.1进行仿真，在电机楼实验室20XX5进行验证。

三、设计要求1、熟悉74Ls161，74Ls151，数码管的工作原理。

2、设计相应的电路图，标注元件参数，并进行仿真验证。

四、设计内容1.电路原理图（含管脚接线）电路原理图如图1所示图1电路原理图2.计算与仿真分析仿真结果如图2、3、4所示图2仿真结果图4仿真结果4.调试流程调试流程如图5所示图5调试流程5.设计和使用说明74Ls151芯片为互补输出的8选1数据选择器，引脚排列如图6所示，功能见表1。

选择控制端（地址端）为c～A，按二进制译码，从8个输入数据D0～D7中，选择一个需要的数据送到输出端Y，g为使能端，低电平有效。

（1）使能端g＝1时，不论c～A状态如何，均无输出（Y＝0，w＝1），多路开关被禁止。

（2）使能端g＝0时，多路开关正常工作，根据地址码c、b、A的状态选择D0～D7中某一个通道的数据输送到输出端Y。

如：cbA＝000，则选择D0数据到输出端，即Y＝D0。

如：cbA＝001，则选择D1数据到输出端,即Y＝D1，其余类推。

图674Ls151引脚排列表174Ls151功能表74Ls161功能：（1）异步置“0”功能：接好电源和地，将清除端接低电平无论其他各输入端的状态如何，测试计数器的输出端，如果操作无误Q3~Q0均为0。

（2）预置数功能：将清除端接高电平，预置控制端接低电平，数据输入端D3~D0置0011，在cp的上升沿作用后，测试输出端Q3~Q0的电平。

如果操作准确，D3~D0的数据为0011，说明D3~D0的数据已预置到Q3~Q0端。

（3）计数和进位功能：将LD、cr、ceT、cep端均接高电平，cLK端输入单脉冲，记录输出端状态。

单片机七人表决器

单片机七人表决器一.方案设计1.设计主题：七人投票装置。

2.培训要求利用at89s51单片机设计并制作会议表决计票器电路。

具体要求如下：1.可供57人投票。

每个人都有一个“同意”和一个“不同意”按钮。

投票时，首先按下的两个键之一有效。

如果再次按下另一个键，上一个键的有效性将被清除；对于每次投票，每个键只能在第一次按下时有效，多次按下的次数无效，除非前一个键的有效性已被澄清或尚未生效。

2、会议主持人可利用按键控制表决开始和结束；开始表决后，点亮黄色指示灯，表示可以进行表决，同时清楚原来的表决结果；结束表决后显示表决结果；“同意”多于“反对”点亮绿色指示灯，反之点亮红色指示灯。

3.在实现上述功能的基础上，增加了“同意”和“不同意”数字的显示。

二．硬件电路设计和原理。

1.硬件设计思路：设计题目为5―7人表决器，题目选为七人表决器，七个按键表示同意，七个按键表示反对，各按键与单片机的输入端口相连，因此可选用单片机的四个i/o口，因为在单片机内部p1和p2都有上啦电阻，而p0没有上啦电阻，要在外部加上一个上拉电阻，为了简化电路，把p1和p2口选为按键同意和反对的输入端，因为表决考试和结束要使用主机按钮进行控制，我使用外部中断0和外部中断来控制其开始和结束；设计要求中需要四个灯，包括两个红灯、一个黄灯和一个绿灯。

三个灯用于输出显示。

可使用单片机的I/O口，另一个红灯作为电源灯，判断是否通电。

由于端口P1和端口P2用作密钥的同意和反对，因此P2的剩余I/O端口与三个指示灯连接，并分别与P2 3、P2连接。

4，p2。

5个端口。

因为P0端口是低级别且有效的，所以我的P0端口与LED reality连接，以显示反对和同意的人数。

采用动态显示方式。

为了确保两个显示器不再同时显示相同的数字，LED显示器的公共端由另一组信号控制，并通过延迟使其分别显示。

2.元件参数确定：设计中需要四个灯，包括两个红灯、一个绿灯和一个黄灯。

七人表决器实验

3.3实验三七人表决器设计3.3.1实验目的1、掌握用QuartusII软件设计基本数字系统流程及注意事项。

2、进一步熟练掌握程序的编译、仿真、生成模块及芯片引脚号码锁定方法。

3、掌握分层设计的方法和注意事项4、在实验报告中，总结数字系统设计步骤及注意事项。

3.3.2实验内容基于QuartusII软件及VHDL语言实现七人表决器。

当参与表决的7人中有4个或4个以上赞同时，表决器输出“1”表示通过，否则输出“0”表示不通过，并显示赞成和反对的人数。

用7个开关作为表决器的7个输入变量，数码管显示人数，LED灯显示是否通过。

本实验4学时。

3.3.3实验仪器ZY11EDA13BE型实验箱。

3.3.4实验原理分析实验要求，七人表决器系统主要由两个模块构成：投票计数模块和数码管显示模块。

一、建立项目（1）新建文件夹。

路径及文件名中不可出现汉字。

（2）新建项目。

一个数字系统可以由多个模块构成，使所有模块连接在一起的总文件叫做顶层文件，只有顶层文件名可以且必须与项目名相同。

项目取名为bjq7。

（3）选择芯片二、建立文件首先，建立各个VHDL功能模块。

1.投票计数模块。

（1）新建VHDL文件编辑VHDL程序。

投票计数模块输入为七个电平开关input，输出为同意的人数agree，反对的人数disagree，是否通过指示灯y，程序清单如下：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity BJQ isport(input:in std_logic_vector(6downto0);七个输入开关agree:out std_logic_vector(3downto0);同意的人数disagree:out std_logic_vector(3downto0);不同意的人数y:out std_logic);是否通过标志end;architecture one of BJQ isbeginprocess(input)variable cnt:integer range0to7;variable cnt0:integer range0to7;begincnt:=0;for i in6downto0loopif input(i)='1'thencnt:=cnt+1;end if;end loop;cnt0:=7-cnt;if cnt>3then y<='0';else y<='1';end if;case cnt iswhen0=>agree<="0000";when1=>agree<="0001";when2=>agree<="0010";when3=>agree<="0011";when4=>agree<="0100";when5=>agree<="0101";when6=>agree<="0110";when7=>agree<="0111";when others=>agree<="0000";end case;case cnt0iswhen0=>disagree<="0000";when1=>disagree<="0001";when2=>disagree<="0010";when3=>disagree<="0011";when4=>disagree<="0100";when5=>disagree<="0101";when6=>disagree<="0110";when7=>disagree<="0111";when others=>disagree<="0000";end case;end process;end;程序输入完成后进行保存，名字与实体名一致BJQ。

七人表决器的设计(数字电路)

预习报告
班号：学号：姓名：
一、设计题目
七人表决器的设计
二、设计任务
设计一个七人表决器，并进行模拟仿真。

三、设计要求
①有七人参与表决，显示赞同者个数。

②当赞同者达到及超过4人时，绿灯显示表示通过。

四、设计内容
1.①采用74LS161，74LS151。

②设计相应的电路图，标注元件参数，并进行仿真验证。

2.电路原理及仿真图
五、设计环境
Multisim
六、仪器设备及元器件
EEL—69模拟、数字电子技术实验箱一台
集成运算放大器实验插板一块
直流稳压电源一台
双踪示波器一台
数字万用表一块
主要元器件
两个同步加法计数器74LS161、两个数字选择器74LS151、一个与非门74LS00、导线等。

实验2七人表决器概要

实验2 七人表决器
1
ZY11EDA13BE实验箱简介
2
1. 实验箱俯视图
3
本实验箱采用先进的主板＋适配板＋扩展板的灵活结构，并采用ALTERA公司ACEX系列3万门的 FPGA器件EP1K30QC208－2为核心处理芯片。提供1968个寄存器，24576个存储位，30000个典型门，因此EP1K30非常适合于构建复杂逻辑功能和存储功能。
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电源的打开顺序是:先打开交流开关,再打开直流开关, 最后打开各个模块的控制开关。电源关掉的顺序刚好相反。
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4用配置/编程模块，可以使用本模块对ALTERA、LATTICE、XILINX等国际著名P LD公司的几乎所有isp器件或FPGA/CPLD器件进行编程下载并且能自动识别目标器件。
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3)锁定后重新编译；
引脚重新定义后必须再通过编译器 “Compile”对文件重新进行编译，以便将引脚信息编入下载文件中。此时回到原来的设计文件“7vote.gdf”上的输入输出信号旁都标有其对应的管脚号。
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编程下载
1）将25针下载电缆线一端插入LPT1（打印机口即并行口），另一端连接到实验箱主板系统的通用编程模块DB25接口，再用十针连接线一端插入该模块JTAG下载接口固定不变，另一端连接到主板系统的配置模块中目标芯片的下载接口，打开系统主板电源。
4
2. 核心芯片俯视图
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EP1K30包含一个嵌入式阵列来完成存储功能，一个逻辑阵列来完成通用逻辑功能和众多的引脚从而使其可以作为接口与系统组件有效连接。做实验时切记不要用手触摸核心芯片A，静电可能会损坏此贴片芯片。
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3. 电源模块
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电源模块包括3个开关，7个电压输出插孔。其中交流开关用于打开从220V交流电源接入的内部变压器，为实验箱提供基本工作电源。打开交流开关，电源指示灯PL0亮，实验箱进入待机状态。按钮开关APW1用于打开主板中模块工作电源，按下APW1后，电源指示灯PL1亮，实验箱进入工作状态，为系统提供+5V,+3.3V,+2.5V,+1.8V电源。按钮开关APW2用于打开＋12V，－12V电源，按下APW2后，电源指示灯PL2、PL3亮。

七人表决器设计

EDA 课程设计报告书课题名称七人表决器设计姓名学号院、系、部电气系专业电子信息工程指导教师2013年12月3日※※※※※※※※※ ※※ ※※ ※※ ※※※※※※※※※2011级EDA课程设计七人表决器设计一、设计目的1.熟悉Quartus II软件的使用。

2.熟悉EDA开发的基本流程。

二、设计要求所谓表决器就是对于一个行为，由多个人投票，如果同意的票数过半，就认为此行为可行；否则如果否决的票数过半，则认为此行为无效。

七人表决器顾名思义就是由七个人来投票，当同意的票数大于或者等于4人时，则认为同意；反之，当否决的票数大于或者等于4人时，则认为不同意。

实验中用7个拨挡开关来表示七个人，当对应的拨挡开关输入为‘1’时，表示此人同意；否则若拨挡开关输入为‘0’时，则表示此人反对。

表决的结果用一个LED表示，若表决的结果为同意，则LED被点亮；否则，如果表决的结果为反对，则LED不会被点亮。

三、流程图设计四、程序设计（程序代码）LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY asdfgh ISPORT(clk:IN STD_LOGIC;am:IN STD_LOGIC_VECTOR(6 DOWNTO 0);y:OUT STD_LOGIC;y1:OUT STD_LOGIC_VECTOR(6 DOWNTO 0));END ENTITY asdfgh;ARCHITECTURE one OF asdfgh ISSIGNAL q:STD_LOGIC;SIGNAL q1:STD_LOGIC_VECTOR(6 DOWNTO 0);BEGINPROCESS(am)VARIABLE shu:INTEGER;BEGINshu:=0;IF clk'EVENT AND clk='1' THENIF am(0)='1' THEN shu:=shu+1;END IF;IF am(1)='1' THEN shu:=shu+1;END IF;IF am(2)='1' THEN shu:=shu+1;END IF;IF am(3)='1' THEN shu:=shu+1;END IF;IF am(4)='1' THEN shu:=shu+1;END IF;IF am(5)='1' THEN shu:=shu+1;END IF;IF am(6)='1' THEN shu:=shu+1;END IF;CASE shu ISWHEN 0 => q<='0';q1<="0111111";WHEN 1 => q<='0';q1<="0000110";WHEN 2 => q<='0';q1<="1011011";WHEN 3 => q<='0';q1<="1001111";WHEN 4 => q<='1';q1<="1100110";WHEN 5 => q<='1';q1<="1101101";WHEN 6 => q<='1';q1<="1111101";WHEN 7 => q<='1';q1<="0000111";WHEN OTHERS => q<='Z';q1<="ZZZZZZZ";END CASE;y<=q;y1<=q1;END IF;END PROCESS;END ARCHITECTURE one;五、仿真图及结果图（结果说明）当a[6]-a[0]依次输入为1101001时，则数码管y1[6]-y1[0]为1100110,即数码管显示为4，LED灯即为高电平，即为亮。

多人表决器实验报告总结

多人表决器实验报告总结
本次多人表决器实验旨在探究多人间的民主决策机制和表决器的使用方法及其效果。

实验过程中，我们设计了一个简单的投票系统，并邀请了几个志愿者进行了测试。

实验结果表明，多人表决器可以较好地解决多人间的决策问题，能够提高集体决策的准确性和效率。

使用多人表决器可以规范化投票程序，避免了个别人员的干扰和影响，提高了集体达成共识的可能性。

同时，我们也发现了多人表决器的一些问题和不足，例如：对于一些争议性较大的议题，表决器可能无法完全反映每个人的意见，或者可能会存在部分群体的利益被忽略的情况。

因此，在实际使用表决器时，需要注意把握好权衡和平衡的度。

综上，多人表决器的使用可以带来一定的好处，但也需要结合实际情况进行权衡和考量，在适当的场合加以运用。

表决器

目录标题 (4)中文摘要 (4)前言 (4)一、设计与制作的主要内容 (4)二、设计任务及设计要求 (4)三、所用器材 (5)3.1 74LS283简介 (5)3.1.1 74LS283管脚的简要说明 (5)3.2 CC4511简介 (5)3.2.1 CC4511的管脚图 (5)3.3 七段数码管指示图 (6)四、实验原理及设计思想 (6)4.1方案一： (6)4.1.1原理方框图 (6)4.1.2操作流程图 (6)4.1.3内容简述 (7)4.1.4电路原理图 (8)4.2方案二： (8)4.2.1 内容简介 (8)4.2.2真值表 (8)4.2.3电路说明 (8)4.3两方案比较 (9)五、Multisim软件仿真 (9)5.1仿真设计 (9)5.2设计VHDL源程序 (10)六、设计结果及心得体会 (12)参考文献 (13)致谢 (14)外文页 (15)表决器的设计与制作摘要本次设计的七人表决器，是投票系统中的客户端，是一种代表投票或举手表决的表决装置。

表决时，与会的有关人员只要按动各自表决器上“赞成”“反对”“弃权”的某一按钮，荧光屏上即显示出表决结果。

在七人表决器中七个人分别用手指拨动开关SW1、SW2、SW3、SW4、SW5、SW6、SW7来表示自己的意愿，如果对某决议同意，各人就把自己的指拨开关拨到高电平（上方），不同意就把自己的指拨开关拨到低电平（下方）。

表决结果用LED（高电平亮）显示，如果决议通过那么发光二极管会发亮；如果不通过那么发光二极管就不亮；如果对某个决议有任意四到七人同意，那么此决议通过，发光二极管就会发亮；如果对某个决议只有一个人或没人同意，那么此决议不通过，发光二极管就不会亮。

关键词表决器设计制作前言表决器（votingmachine），是投票系统中的客户端，是一种代表投票或举手表决的表决装置。

表决时，与会的有关人员只要按动各自表决器上“赞成”、“反对”、“弃权”的某一按钮，荧光屏上即显示出表决结果。

HDL七人表决器

实验报告课程名称：可编程硬件控制技术任课教师：实验一：七人表决器年级、专业：学号：姓名：日期：2010 年11月10 日云南大学信息学院一、实验目的1、熟悉元件库的使用方法2、掌握原理图模块的生成方法3、掌握原理图的层次化设计方法二、实验设备1、ALTERA DE2实验板一块2、CPU为586或更高配置的计算机一台3、QUARTUSⅡ软件三、原理说明当表决器的七个输入变量中有4个以上（含4个）为“1”时，则表决器输出为“1”；否则为“0”。

分析七人表决器全加结果CBA（从高位到低位）中的八种情况：000-111，输出为“1”的量为100-111, 根据这种真值表用卡诺图化简可得出最简逻辑表达示为OUT=C，即全加结果最高位决定了结果。

根据分析结果，可采用四个一位全加器完成七人表决器设计。

（1）七人表决器的原理图如下：（2）全加器的原理图图1 全加器原理图图2 7人表决器原理图四、实验内容及步骤1、在实验前中所建的工程打开，点击FILE—CREAT/UPDATA-CREAT SYMBOL FILE FORCURRENT FILES,如图1所示。

则在图形库中生成了如图2所示的半加器元件。

图3 创建半加器元件菜单图4 半加器元件2、打开图形编辑器窗口，参考实验原理图1，调用半加器模块完成全加器的设计，并生成如下图所示符号，即将f_adder模块编译成工作库（当前项目设计文件夹）中的一个元件。

3、利用全加器模块设计出七人表决器。

对输入、输出端口进行管脚分配和锁定、编译与下载，根据指定的管脚，列表记录实验现象，分析实验结果的正确性。

五、实验报告要求1. 全加器的原理图图中first为实验一设计的半加器。

2、七人表决器的原理图。

3、记录仿真波形，分析实验结果的正确性。

六、实验总结1.实验结果表明。

当有4个或4个以上的人为1时，输出结果为1，当少于4个人为1时，输出为02.在建工程时要选择好所需器材类型3.一个程序只能对应一个工程，否则不能正常运行。

七人表决器的设计

硬件课程设计课题名称：七人多数表决电路的设计七人多数表决电路的设计课题：题目：七人多数表决电路的设计要求：用VHDL文本输入法设计一个7人多数表决电路难度：10分摘要：所谓表决器就是对于一个行为，由多个人投票，如果同意的票数过半，就认为此行为可行；否则如果否决的票数过半，则认为此行为无效。

七人表决器顾名思义就是由七个人来投票，当同意的票数大于或者等于4人时，则认为同意；反之，当否决的票数大于或者等于4人时，则认为不同意。

实验中用7个拨挡开关来表示七个人，当对应的拨挡开关输入为‘1’时，表示此人同意；否则若拨挡开关输入为‘0’时，则表示此人反对。

表决的结果用一个LED灯表示，若表决的结果为同意，则LED灯亮；否则，如果表决的结果为反对，则LED不会亮。

关键词：七人，多数，表决器，全加器，半加器。

设计要求(1)根据设计要求，绘制出电路状态转换图，实现七人四票制表决。

(2)根据电路状态转换图，用门电路设计出七人表决器。

(3)运用半加器，全加器，实现表决器的设计。

(4)逻辑设计要求：用七个开关作为表决器的七个输入变量，逻辑“1”时表示“赞同”，逻辑“0”时表示“不赞同”，用发光二极管作为输出指令，输出逻辑“1”表示“通过”；输出逻辑“0”时表示“不通过”。

当表决器的七个输入变量中的4个以上(包含4个)为“1”时，则表决器输出为“1”；否则为“0”。

设计步骤：表决结果与多数人意见相同。

设A1,A1,A2,A3,A4,A5,A6,A7为七个人（输入逻辑变量），赞成为1，不赞成为0；green和red为表决结果（输出逻辑变量），多数赞成green为1，red为0，否则，green为0，red为1，. 其真值表如表（1）所示。

(1)电路状态转换图：表（1）从真值表发现，A1 A2 A3 A4 A5 A6 A7中有四个或四个以上表示赞同，则绿灯亮，否则红灯亮。

根据电路状态转换图设计电路，用一个半加器实现设计一个全加器，运用4个全加器实现七人表决器的设计。

实验报告及心得体会

实验报告及心得体会实验名称：七人表决器实验目的：通过Max+plus2软件实现七人表决功能，熟练掌握用Max+plus2实现七人表决器的操作步骤实验步骤：1.打开Max+plus2软件2.打开file-open，在open对话框的Text Editor files选择后缀为*.vhd文件格式3.选择files为VOTE7.vhd的文件，单击ok，出现源程序文本4.单击file-project-set project to…，单击Assign-Device选择驱动，在弹出的Device窗口下选择Device为EPF1OK1OLC84-4，单击ok5．单击Assign-pin/location/chip…进行引脚锁定。

例如，输入从men0到men6，对应的input pin为28-30、35-38，在Node name中输入pass，对应输出pin为V ote7，output pin为23，在Node name中输入stop chip name为vote7，output pin为65，单击ok6.单击菜单下的compiler选项，在出现的窗口下单击start完成综合，单击确定，关闭窗口7.单击菜单下的programmer选项，若未出现Hardware setup窗口，则打开options菜单下的Hardware setup选项，在弹出的窗口下，选择Hardware type为Byteblaster（MV）选项，单击ok，然后再单击configure，完成进程8.使用仪器通过仪器观察，在K1-K8的八个输出发光二极管中（程序中选择七个）开始时都不亮。

在L1-L11，这十一个发光二极管中有L6开始时亮，L11不亮，依次按下K1-K8中的四个发光二极管的按钮使其发光，则L6熄灭，L11发光，说明实现了七人表决器实验结果：输出发光二极管K1-K8中有4个灯亮时，L6熄灭，L11发光，说明7人中只要有四人同意时，表决成功心得体会通过老师的实验演示，我基本明白了Max+plus2软件的使用方法。

7人投票表决器VHDL设计实验报告

实验二7人投票表决器VHDL设计一、实验目的1、设计7人投票表决器;2、学习组合电路的设计方法;3、学习设计的多种描述风格;4、学习仿真工具的使用，激励信号波形的生成（生成输入信号的所有可能的组合）;二、实验环境QuartusII 、PC机、GW-PK2 EDA实验箱三、实验原理给出原理图，说明结构描述方式和行为描述方式设计7人投票表决器的原理。

（1）结构描述7人投票表决器由四个全加器组成，a,b,c,d,e,f,g代表7个投票人，pass表示是否通过。

7人投票表决器的结构体功能是利用component元件例化语句将四个全加器实体描述的独立器件，按照7人投票表决器内部逻辑原理图中的接线方式连接起来。

（2）行为描述用一个长度为7的数组作为输入，在结构体中定义一个中间变量来计算7位数组中“1”的个数，最后判断此变量是否大于等于4，如果是，则通过，否则不通过。

四、实验内容及要求利用QuartusII完成7人投票表决器的VHDL设计及仿真测试，给出仿真波形,进行引脚锁定,并在实验箱上进行硬件验证。

五、实验步骤（1）用文本方式输入设计文件并存盘①创建工程，利用“New Preject Wizard”创建此设计工程。

选择菜单“File” “New Preject Wizard”，点击Next，即可弹出工程设置对话框点击此框最上一栏右侧的按钮“…”，设置工程路径，找到文件夹D:\Quartus8\vhdl_code\two，填写工程名和顶层文件名称后，点击Next 按钮进行下一步。

②将全加器设计文件加入③选择目标芯片。

首先在“Family”栏选芯片系列，在此选“ACEX1K”系列，选择此系列的具体芯片：EP1K30TC144-3。

④选择仿真器和综合器类型。

点击上图的Next按钮，这时弹出的窗口是选择仿真器和综合器类型的，如果都是选默认的“NONE”，表示都选QuartusII中自带的仿真器和综合器，因此，在此都选默认项“NONE”。

7人表决电路设计

郑州航空工业管理学院EDA技术及应用课程设计说明书 12 届电子信息工程专业 1213082 班级题目7人表决电路设计学号121308239姓名赵维炜指导教师王春彦程铮张臻二О一四年六月二十四日一、7人表决电路设计原理此实验是用七个开关作为表决器的7个输入变量，输入变量为逻辑“1”时表示表决者“赞同”；输入变量为逻辑“0”时，表示表决者“不赞同”。

输出逻辑“1”时，表示表决“通过”；输出逻辑“0”时，表示表决“不通过”。

当表决器的七个输入变量中有4个以上（含4个）为“1”时，则表决器输出为“1”；否则为“0”。

七人表决器设计方案很多，比如用多个全加器采用组合电路实现。

用verilog语言设计七人表决器时，也有多种选择。

我们可以用结构描述的方式用多个全加器来实现电路，也可以用行为描述。

采用行为描述时，可用一变量来表示选举通过的总人数。

当选举人大于或等于4时为通过，绿灯亮；反之不通过时，黄灯亮。

描述时，只须检查每一个输入的状态（通过为“1”，不通过为“0”），并将这些状态值相加，判断状态值和即可选择输出。

二、7人表决电路设计的硬件(1)晶振为12 MHz（2）采用CPLD 器件，为MAX7000AE的EPM7064AELC44—10 （3）采用数码管显示1、电路图芯片图：CPLD的工作大部分是在电脑上完成的。

打开集成开发软件→画原理图、写硬件描述语言（VHDL，Verilog）→编译→给出逻辑电路的输入激励信号，进行仿真，查看逻辑输出结果是否正确→进行管脚输入、输出锁定（7064的44个输入、输出管脚可根据需要设定）→生成代码→通过下载电缆将代码传送并存储在CPLD芯片中。

7128这块芯片各管脚已引出，将数码管、抢答开关、指示灯、蜂鸣器通过导线分别接到芯片板上，通电测试，数码管：R26-r33 r12-r19 是限流电阻，位码由于电流过大，采用了三极管驱动，数码管为共阴极，当有信号1时，对应数码管才能操作。

七人表决器

七人表决器徐浩杰通信09-1 2220091708一、实验目的：1.掌握用VHDL硬件描述语言做电路综合设计方法。

2.熟悉掌握程序的编译、仿真、生成模块及芯片引脚号码锁定方法并下载到目标芯片。

二、实验仪器：ZY11EDA13BE型实验箱三、实验内容及要求：1.设计一个数字时钟，要求能为24h制，要求能显示时、分、秒，并可手动调整时和分。

四：实验程序：七人表决器library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity svm isport (input:in std_logic_vector(6 downto 0);ledz :out std_logic_vector(3 downto 0);ledf :out std_logic_vector(3 downto 0);co :out std_logic);end svm;architecture a of svm isbeginprocess(input)variable cont:integer range 0 to 7;begin cont:=0;for i in 6 downto 0 loopif input(i)='1'thencont:=cont+1;end if;end loop;if cont>3 thenco<='1';elseco<='0';end if;case cont iswhen 0=>ledz<="0000";when 1=>ledz<="0001";when 2=>ledz<="0010";when 3=>ledz<="0011";when 4=>ledz<="0100";when 5=>ledz<="0101";when 6=>ledz<="0110";when 7=>ledz<="0111";when others=>ledz<="1111";end case;end process;end a;显示管译码器==================================================== library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity bcdcoder isport (bcd :in std_logic_vector(3 downto 0);segout :out std_logic_vector(0 to 6));end bcdcoder;architecture a of bcdcoder isbeginprocess (bcd)begincase bcd iswhen"0000"=>segout<="1111110";when"0001"=>segout<="0110000";when"0010"=>segout<="1101101";when"0011"=>segout<="1111001";when"0100"=>segout<="0110011";when"0101"=>segout<="1011011";when"0110"=>segout<="1011111";when"0111"=>segout<="1110000";when"1000"=>segout<="1111111";when"1001"=>segout<="1111011";when others=>segout<="0000000";end case;end process;end a;五、实验总结通过本次实验，我们更加了解了VHDL语言，掌握了VHDL硬件描述语言做电路综合设计方法。

七人表决器

七人表决器一：实验目的1.进一步熟悉和掌握MAXplus的操作步骤和相关工具的使用方法；2.了解和逐步掌握一般组合逻辑的设计方法。

二：实验设备计算机、MAXplus2软件三:实验内容：建立VHDL文件：1）单击File\New菜单项，选择弹出窗口中的VHDL File 项，单击OK按钮以建立打开空的VHDL文件。

2) 在编辑窗口中输入VHDL源文件并保存，注意实体名、文件名必须和建立工程时所设定的顶层实体名相同。

3) 编译工程，单击Processing\Start Compilation开始编译。

3. 建立矢量波形文件1) 单击File\New命令，在弹出的对话框中选择Other Files 页面中的Vector Waveform File项，打开矢量波形文件编辑窗口。

2) 双击窗口左边空白区域，打开Insert Node or Bus对话框3) 单击Node Finder…按钮，打开以下对话框，选择Filter 下拉列表中的Pins：all，并点击List按酒以列出所有的端口，通过>>按钮把这些端口加入到右面的窗口中，单击OK完成端口的添加。

4) 回到波形编辑窗口，对所有输入端口设置输入波形，通过左边的工具栏，或通过对信号单击鼠标右键的弹出式菜单中完成操作，最后保存次波形文件。

4. 进行功能仿真1) 单击Assignments\Settings…将Simulation mode设置为Timing，即时序仿真。

指定仿真波形文件后单击OK完成设置。

四：试验程序及波形LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;entity bjq7PORT(BJ:IN STD_LOGIC_VECTOR(3 DOWNTO 0);SEGOUT:OUT STD_LOGIC_VECTOR(0 TO 6));END bjq7;ARCHITECTURE BEHA VIOR OF BIAOJUEQI ISbeginPROCESS(bjq)begincase bjq ISWHEN "0000"=>SEGOUT<="1111110";WHEN "0010"=>SEGOUT<="0110000";WHEN "0011"=>SEGOUT<="1101101";WHEN "0100"=>SEGOUT<="1111001";WHEN "0101"=>SEGOUT<="0110011";WHEN "0110"=>SEGOUT<="1011011";WHEN "0111"=>SEGOUT<="1110000";WHEN "1000"=>SEGOUT<="1111111";WHEN "1001"=>SEGOUT<="1111011";WHEN OTHERS=>SEGOUT<="0000000";END case;END PROCESS;END BEHA VIOR;00—99计数器一:实验代码LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;use ieee.std_logic_unsigned.all;ENTITY jishuqi ISPORT(AB ,CLK:IN STD_LOGIC;GA: OUT STD_LOGIC_VECTOR(3 DOWNTO 0);GB: OUT STD_LOGIC_VECTOR(3 DOWNTO 0);ABG: OUT STD_LOGIC);END jishuqi;ARCHITECTURE a OF JISHUQI ISBEGINPROCESS(CLK,AB)VARIABLE SA: STD_LOGIC_VECTOR(3 DOWNTO 0); VARIABLE SB: STD_LOGIC_VECTOR(3 DOWNTO 0); BEGINIF CLK'EVENT AND CLK='1'THENIF AB='1'THENABG<=SA(0) AND SB(3)AND SA(0)AND SA(3)AND AB; IF SA="1001" THEN SB:="0000";IF SB="1001" THEN SB:="0000";ELSE SB:=SB+1;END IF;ELSE SA:=SA+1;END IF;END IF;END IF;GA<=SA;GB<=SB;END PROCESS;END a;00—99计数部分代码:LIBRARY IEEE;USE ieee.std_logic_1164.all;USE ieee.std_logic_unsigned.all;ENTITY jishuqi2 is --00 –99显示port(enable,clock: in std_logic; --使能，时钟numbera:out std_logic_vector(6 downto 0)；--个位输出numberb:out std_logic_vector(6 downto 0); --十位输出number_count: out std_logic --进位输出);END jishuqi2;architecture behave of jishuqi2 iscomponent counter99 ---计数器原件port(en,clk:IN STD_LOGIC; GA: out STD_LOGIC_VECTOR(3 DOWNTO 0); --个位数计数GB: out STD_LOGIC_VECTOR(3 DOWNTO 0); --十数计数GAB: OUT STD_LOGIC --计数进位);END component;COMPONENT decoder7s ---7段共阳译码器原件PORT ( a: in std_logic_vector(3 downto 0); --译码器输入led7s: OUT STD_LOGIC_VECtOR( 6 DOWNTO 0) --译码器输出);END COMPONENT;signal qma,qmb:STD_LOGIC_VECTOR(3 DOWNTO 0); BEGINu0:counter99portmap(en=>enable,clk=>clock,rco=>number_count,qa=>qma,qb= >qmb);u1:decoder7sport map(a=>qma,led7s=>numbera);u2:decoder7sport map(a=>qmb,led7s=>numberb);END behave;感言：通过这次试验，不仅了解了计数器和表决器的工作原理的同时，还掌握了MAXplus的用法，并且意识到作为二十一世纪的跨世界电子通讯专业人才，这些软硬件的操作是必不可少的。

vhdl7人表决器

一、实验目的1、掌握VHDL设计流程2、熟悉应用型电路设计方法二、实验内容设计七人表决器电路，系统有七个输入，每个输入端输入‘1’为通过，‘0’为不通过，七个输入中通过者超过半数输出为‘1’。

三、实验设备1、硬件：PC机一台2、软件：Maxplus2环境四、实验设计程序：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY DFF1 ISPORT (A1,A2,A3,A4,A5,A6,A7:IN STD_LOGIC;Y:OUT STD_LOGIC);END;ARCHITECTURE bhv OF DFF1 ISBEGINPROCESS(A1,A2,A3,A4,A5,A6,A7)VARIABLE SUM:INTEGER RANGE 0 TO 7;BEGINSUM:=0;IF A1='1'THEN SUM:=SUM+1;END IF;IF A2='1'THEN SUM:=SUM+1;END IF;IF A3='1'THEN SUM:=SUM+1;END IF;IF A4='1'THEN SUM:=SUM+1;END IF;IF A5='1'THEN SUM:=SUM+1;END IF;IF A6='1'THEN SUM:=SUM+1;END IF;IF A7='1'THEN SUM:=SUM+1;END IF;IF SUM>3 THEN Y<='1';ELSE Y<='0';END IF;END PROCESS;END;实验思路分析：在实体H_7中定义端口A1,A2,A3,A4,A5,A6,A7 和GAIN，其中A1,A2,A3,A4,A5,A6,A7为七位标准逻辑向量，用于表示七个人，GAIN为标准逻辑输出。

哈工大电工七人表决器的设计

分类设计制作调试功能实现报告成绩总成绩：一、设计任务七人表决器的设计二、设计条件本设计基于学校实验室：EEL—69模拟、数字电子技术实验箱一台集成运算放大器实验插板一块直流稳压电源一台双踪示波器一台数字万用表一块主要元器件同步加法计数器74LS161、74LS151、导线等三、设计要求①有七人参与表决，显示赞同者个数。

②当赞同者达到及超过4人时，绿灯显示表示通过。

四、设计内容1.电路原理图与仿真分析2.计算74LS161功能表：74LS151功能表：按下14次J2，U3和U5输出高电平的次数等于开关J1按下的数量，且每两个高电平之间必有低电平输出，构成脉冲被U2接收，数码管显示赞同人数，赞同人数大于4时，Q2=1，绿灯亮。

3.元器件清单元器件类型元器件代号芯片型号开关J1/开关J2/同步加法计数器U174LS161同步加法计数器U274LS1618选1数据选择器U374LS1518选1数据选择器U574LS151与非门U6A74LS00与非门U6B74LS00绿灯X1/七段数码管（带译码芯片）U474LS473、调试流程首先查阅了74LS151和74LS161的详细资料，设计电路，用Multisim画出电路原理图，进行仿真，对比仿真结果与预期结果，修改电路图。

4、设计和使用说明七个人对应七个开关，当七人表决结束后，按下14次开关，数码管将显示赞同人数，若赞同人数大于4人则绿灯亮。

五、设计总结在Multisim上仿真时完全正确，但在实际操作过程中发现按下14次开关后并没有得到想要的结果，改接1Hz脉冲，等待14秒后观察，可得到理想结果。

六、设计参考资料[1] 杨世彦. 电工学(中册)电子技术. 机械工业出版社. 2008.。

七人表决器—VHDL

北方民族大学课设报告院系电气信息工程学院姓名张海强学号 2017xxxx专业电子信息工程班级 2017级（1）班同组人员课程名称 EDA技术基础题目名称七人表决器起止时间成绩指导教师教师评语：北方民族大学教务处制1.设计任务要求：七人表决器的设计内容主要是，用七个开关作为表决器的7个输入变量，输入变量为逻辑“1”时表示表决者“赞同”；输入变量为“0”时，表示表决者“不赞同”。

输出逻辑“1”时，表示表决“通过”；输出逻辑“0”时，表示表决“不通过”。

当表决器的七个输入变量中有4个以上（含4个）为“1”时，则表决器输出为“1”；否则为“0”。

实验要求：1）用VHDL语言进行上述电路设计。

2）仿真验证设计结果。

2.设计原理说明：七人表决器的设计方法很多，比如用多个全加器采用组合电路实现。

用VHDL语言设计七人表决器时，也有多种选择。

常见的VHDL语言描述方式有行为描述，寄存器传输（RTL）描述、结构描述以及这几种描述在一起的混合描述。

我们可以用结构描述的方式用多个全加器来实现电路，也可以进行行为描述。

采用行为描述时，可用一变量来表示选举通过的总人数。

当选举人大于或等于4时为通过，绿灯亮；反之不通过时，黄灯亮。

描述时，只须检查每一个输入的状态（通过为“1”不通过为“0”）并将这些状态值相加，判断状态值和即可选择输出。

这里我们采用的是VHDL行为描述，行为描述简单明了，思路清晰。

3.设计方法阐述：1）实验题目分析：通过分析题目可以发现，不论用何种方法进行设计，最终的结果是有七个输入端用来表示个人的投票观点，加上七个直接的输出端接到LED灯上，显示个人的投票观点。

开始时灯为全灭，如果个人表示同意，那么与个人相对应的LED灯亮，还有两个输出端接到绿色和黄色的LED灯上，若最终表决器的输出结果是通过，那么绿色的LED灯亮，否则在黄色LED灯亮。

上述为实验的基本功能，为了更加容易分析，可以在增加投票计数等程序，同时为了计数器功能上的实用性可以加入数码管显示电路，显示票数等信息。