《存储器设计》PPT课件
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第十章 存储器设计
第一节 简介 第二节 动态随机存储器 DRAM 第三节 静态随机存储器 SRAM 第四节 只读存储器ROM 第五节 非易失存储器 NVM
第一节 简介
一、存储器的分类 二、存储器的总体结构 三、存储器的时序
一、存储器的分类
随机存取存储器 RAM Random Access Memory
M2
M4
VDD
Q
M1
M5
BL
Q
M3
GND
M6
WL
BL
电流镜负载CMOS差分放大器
作用提高读出速度。放大微小的电压差。
差分输入信号Vin＝v1－v2，放大后产生的 差分输出电流为 iout＝i1－i2
v1
i1 i2
v2 Vout＝RLiout
是M1，M2的
导电因子
Is
A Vout Vin
Is RL
写操作时，选中单元WL为高，M5，M6导通。位线BL，!BL准备 好待写入的信号。写1，BL＝1＝VDD，写0， BL＝0。 BL、!BL通过M6、M5对Q、!Q强迫充放电，与单元内原先存储的 状态无关。 写操作结束后，双稳单元将信息保存。
SRAM 静态随机存取存储器工作原理
不需要刷 新。
6T SRAM
VB 0
CBLVR CBL
CsVs0 Cs
VB
VB1
VB0
Cs Vs1 Vs0 Cs CBL
读出电路必须分辩的电位差
对于大容量DRAM，CBL远大于Cs，一般十几倍，因此DRAM的读出信号VB
很微弱，需要使用灵敏放大器（SA）
问题： 1、电荷再分配破坏了Cs原先存的信息
T
Cs
电荷传 输效率
异步模式
Single bit read SBR Page mode FPM (fast)快速翻页寻址模式 利用RAS和CAS信号对第1位寻址后，后续寻址采用触发CAS信号，改变列地址寻 址25MHz, 16M Extended data-out EDO扩展数据输出模式 使数据有效时间延长的工作模式，即在CAS信号预充期间数据信号仍保持有效 ,50MHz, 16-64M
读时
VB1
CBLVR CBL
CsVs1 Cs
VB 0
CBLVR CsVs0 CBL Cs
虚单元 一侧的 位线电 平始终 为VR
使SA两侧 的信号差 相同则
VB
Cs Vs1 Vs0 2(Cs CBL )
VR=1/2(Vs1+Vs0),若使Vs1、Vs0分别为VDD和GND则VR选为1/2VDD
VBL<V!BL
VBL最后稳定在 （GND）SAN
V！BL最后稳定在 （VDD）SAP
放大后的电平读出，并写回Cs
虚单元
Dummy cell
作用：避免字线对位线的干扰 选中单元一侧，WL信号通过Cgd耦合到位线上 未选中单元一侧的位线上没有这种耦合信号
产生干
扰信号
差，引 起SA误 动作
SA两侧的位线上各增加一个虚单元，读时，除 选中实单元外，使SA另一侧的虚单元也选中
➢DRAM的结构
ITIC DRAM的结构
存储电容的上极板 poly接VDD，保证硅
中形成反型层
存储电容下极板上 电位的不同决定了 存储信息，0，1
DRAM 动态随机存取存储器
由于存储在 电容中的电 荷会泄露， 需要刷新。
ITIC DRAM的工作原理 x
存储电容 Cs＝A（COX＋Cj）
写信息（字线）WL为高，M1导通，BL（位线）对电容充放电，写1时有阈 值损失 存信息：WL为低，M1关断，信号存在Cs上。由于pn结有泄漏，所存信息不 能长期稳定保存，一般要求保持时间内，所存高电平下降不小于20％，否 则刷新 读信息： WL为高，M1导通，所存电荷在Cs和位线上再分配，读出信号微弱， 而且是‘破坏性’的。
可以进行写入和读出的半导体存储器 数据在断电后消失，具有挥发性
只读存储器 ROM Read Only Memory
专供读出用的存储器，一般不具备写入 ，或只能特殊条件下写入。
数据在断电后仍保持，具有非挥发性。
DRAM L3，Main Memory
CPU
L1 Cache L2/L3 Cache
Main Memory
ITIC DRAM读信息时的电荷分配
Cs存“1”时
M1未开启时Cs上存的电荷为Qs1＝ CsVs1
BL被预充到VR，其上的电荷为QB1＝CBLVR
M1导通后，Cs与CBL间电荷再分配，但总电荷不变
结果BL上的电位为VB1
VB1
CBLVR CBL
CsVs1 Cs
同理，Cs存“0”时BL上的电位VB0
Hard Disk Drive
SRAM Cache (L1, L2)
现代计算机系统的存储器体系结构
ห้องสมุดไป่ตู้ 存储器集成电路
可读写存储器 RWM
非易失读 写存储器
NVRWM
随机存取
非随机存取
只读存储器 ROM
二、存储器的总体结构
RWM的时序
三、存储器的时序
第二节 DRAM
➢DRAM的结构 ➢ITIC DRAM的工作原理 ➢ITIC DRAM的设计 ➢DRAM的总体结构 ➢DRAM的外围电路
EDO
使数据有效时间 延长，即在CAS 信号预充期间数 据信号仍保持有 效，为外部电路 留时间
同步模式 synchronous mode DRAM 的读写操作由时钟控制，控制信 号RAS、CAS起触发的作用。利用系统时钟发送数据
同步模式
DDR Dual data rate
DRAM的泄 漏电流
由于pn结有泄漏， 所存信息不能长期 稳定保存，一般要 求保持时间内，所 存高电平下降不小 于20％，否则刷新。
先做器件，后形成 电容，没有pn结 电容 泄漏减少
灵敏再生放大器
sense amplifier
作用：1、放大从单元读出的微弱信号 2、读出内容写回单元，恢复原先的存储信号 读出时： BL、！BL被预充到VR。M1导通 后，Cs与CBL间电荷再分配
SA 两侧的信号差为
V1 VB1 VR Vs1 VR T 读1
若存1，则Q＝1 =VDD ，!Q=0。M2截止， M1导通使!Q维持0。
M4导通，M3截止使Q维持1。信息长期 保存，直到断电。
SRAM读操作
SRAM读1
读操作时，选中单元WL为高， M5，M6导通。位线BL，!BL预 充到高电平。
若读1，BL保持VDD，!BL通过导 通的M1、M5放电，使!BL上的 电位下降。
若读0，！BL保持VDD，BL通过 导通的M3、M6放电，使BL上的 电位下降。
在两侧位线上形成电位差
V
VBL V!BL
读‘1’>0 读‘0’<0
为提高速度并不等一侧位线下降为 低电平，而是只要位线间建立一定 的信号差就送读出放大器，放大输 出。
需要灵敏放大器，不用再生
SRAM写操作
SRAM写0
WL(0) = !A9!A8!A7!A6!A5!A4!A3!A2!A1!A0 … WL(1024) = A9A8A7A6A5A4A3A2A1A0
利用与非门
动态译码器
!A0 A0 !A1 A1
WL0 WL1 WL2 WL3
precharge
分级译码
分级译码、字线电平位移
利用自举电路 抬高至Vpp
Vsense
1
2
CsVs Cs CBL
通常Vsense为百毫伏
存储电容 Cs＝A（COX＋Cj）
不可能简单地通过增大面积A提高性能，只能
改变Cs结构－A
提高Cox
COX
o
T
Cs结构： 槽型(Trench)结构 叠层(Stack)结构
槽型(Trench)结构
先做电 容，后 形成器 件、电 路
叠层(Stack)结构
提高速度、节省功 耗
利用地址变化探测 ATD 电路，一旦地址变
化，产生ATD信号， 并用ATD触发其它 时钟及控制信号开 始读/写操作。使 SRAM工作于异步模 式，按需操作，不 必受同步时钟的控 制。
V0 VR VB0 VR Vs0 T 读0
SA双稳电路，把微小信号差放大，使一侧上升为高，一侧下降为低，WL有 效期间，写回到存储单元，该过程发生在与所选WL相连的所有单元上
SA越灵敏，可分辩的信号差 越小，抗干扰能力越差，各 种干扰引起的信号差也会被 放大－避免干扰
要求SA中的器件对称，否则 灵敏度下降，器件参数对称
第三节 SRAM
➢SRAM的结构 ➢SRAM的工作原理 ➢SRAM的外围电路
➢SRAM的结构
6管SRAM
由于采用了CMOS结构， 消除了电源与地之间的直 流通路，节省功耗
保存时，WL为低，M5，M6截止。若存 0，则Q＝0，!Q=1=VDD。M2导通，M1 截止使!Q维持VDD。
M4截止，M3导通使Q维持0。信息长期 保存，直到断电。
BL1 BL2 BL3 BL4
位线的布置 SA的布置
开式位线 Open bitlines 折叠位线 Folded bitlines
BL1 BL2 BL3 BL4
开式位线－每根字线只穿过 SA的一侧的位线，耦合噪声 影响大
BL1 BL1 BL2 BL2
折叠位线－每根字线穿过SA 的两侧的位线，使耦合噪声 成为共模信号，减少耦合噪 声影响
要求：M4，M5完全对称。M1,M2完全对称
为了在提高灵敏度的同时，又能抗干扰，有时采用二级放大
SRAM及其外围 电路
位线负载晶 体管
列选择
灵敏放大器 （列公用） 数据读写电路
SRAM中的地址探测技术
DELAY
A0
td
DELAY
A1
td
... DELAY
AN-1
td
VDD
ATD
ATD为正脉冲时，SRAM开始工作
总体结构
地址缓冲 器
行、列译 码器
SA
存储单元
数据输入、 输出缓冲 器
时钟及控 制电路
行Row（字线WL）、列column（位线BL）的地址线公用，分时送入。 减少封装管脚数
分时送地址
RAS控制行地址输入，CAS控制列地址输入，先送行地址 DRAM的速度主要由读信号的时间决定
DRAM单元及其控制电路的结构
缩小版图面积也重要
读前的预充时，BL，!BL,SAP、SAN均预 充到VR，MOSFET全部截止
读出时，SA工作，SAP来一个正脉冲，从 VR上升到VDD， SAN来一个负脉冲，从 VR下降到GND。nMOS和pMOS导通。
VBL>V!BL
VBL最后稳定在 （VDD）SAP
V！BL最后稳定在 （GND）SAN
利用读操作时，SA 的再生功能，对所 有的DRAM单元读一 遍。
DRAM的刷新
刷新
封锁输入地址信号、 读写信号，内部控 制下逐行读
用刷新周期数/刷新 间隔时间描述
同步刷新
异步刷新
地址缓冲 器
行、列译 码器
数据输入、 输出缓冲 器
时钟及控 制电路
DRAM的外围电路 译码电路
对输入的N位地址进行译码，决定所选择的单元位置。 如10位行地址，可选择1024个字线
前级行译码 分组进行
主行译码 动态CMOS
字线驱动 电平位移
由于写1时有阈值损失，需要采取措施抬高字线电平
对电容充电使一端到 Vdd – 在信号跳变时另一端将大于VDD –需要大电容
半电压产生电路 设计使 VB＝VDD/2
数据输入、输出缓冲器 双向三态单元
大容量时 按块布置
好处： 1. 块内连线缩短 2. 逐块激活块寻址，节省功耗
字线与位线之间的耦 合信号在SA两侧都产 生，SA只放大差分信
号，于是消除了字线 干扰。
虚单元设置方案
Dummy cell
半电荷法 BL都预充到VDD，设计虚单元电容CD＝1/2Cs,早期方案，存 在非功耗、Cs漏电、MOS阈值引起的问题等
半电压法 设计虚单元电容CD和Cs完全一样， BL都预充到VR，虚单元 也预充到VR
包括半VDD、折叠位线、灵敏放大器
DRAM的工作模式
根据工作时对时钟的依赖关系分
异步模式 asynchronous mode DRAM 的读写操作由控制信号RAS、CAS控制。 速度较慢
同步模式 synchronous mode DRAM 的读写操作由时钟控制，控制信号RAS、 CAS起触发的作用。能够提高速度
2、读出信号非常微弱 T<1
Cs CBL
ITIC DRAM的设计
存储单元设计
目 高密度，提高存储容量，减小单元面积 标 提高性能，尽量增大T，以降低读出电路的要求
减小单元面积 减小Cs，下限由读出电路最小可分辩的电压Vsense决定
提高性能增大T 减小CBL，增加Cs
例由Vsense估算Cs的下限
RAS CAS address data RAS CAS address
data
RAS CAS address data
RA1
CA1
data1
RA2
CA2
data2
RA1
CA1
data1
CA2
data2
RA1
CA1
CA2
data1
data2
SBR
DRAM在 RAS变低后 开始操作
FPM
利用RAS和CAS 信号对第1位寻 址后，后续寻 址采用触发CAS 信号，改变列 地址寻址
第一节 简介 第二节 动态随机存储器 DRAM 第三节 静态随机存储器 SRAM 第四节 只读存储器ROM 第五节 非易失存储器 NVM
第一节 简介
一、存储器的分类 二、存储器的总体结构 三、存储器的时序
一、存储器的分类
随机存取存储器 RAM Random Access Memory
M2
M4
VDD
Q
M1
M5
BL
Q
M3
GND
M6
WL
BL
电流镜负载CMOS差分放大器
作用提高读出速度。放大微小的电压差。
差分输入信号Vin＝v1－v2，放大后产生的 差分输出电流为 iout＝i1－i2
v1
i1 i2
v2 Vout＝RLiout
是M1，M2的
导电因子
Is
A Vout Vin
Is RL
写操作时，选中单元WL为高，M5，M6导通。位线BL，!BL准备 好待写入的信号。写1，BL＝1＝VDD，写0， BL＝0。 BL、!BL通过M6、M5对Q、!Q强迫充放电，与单元内原先存储的 状态无关。 写操作结束后，双稳单元将信息保存。
SRAM 静态随机存取存储器工作原理
不需要刷 新。
6T SRAM
VB 0
CBLVR CBL
CsVs0 Cs
VB
VB1
VB0
Cs Vs1 Vs0 Cs CBL
读出电路必须分辩的电位差
对于大容量DRAM，CBL远大于Cs，一般十几倍，因此DRAM的读出信号VB
很微弱，需要使用灵敏放大器（SA）
问题： 1、电荷再分配破坏了Cs原先存的信息
T
Cs
电荷传 输效率
异步模式
Single bit read SBR Page mode FPM (fast)快速翻页寻址模式 利用RAS和CAS信号对第1位寻址后，后续寻址采用触发CAS信号，改变列地址寻 址25MHz, 16M Extended data-out EDO扩展数据输出模式 使数据有效时间延长的工作模式，即在CAS信号预充期间数据信号仍保持有效 ,50MHz, 16-64M
读时
VB1
CBLVR CBL
CsVs1 Cs
VB 0
CBLVR CsVs0 CBL Cs
虚单元 一侧的 位线电 平始终 为VR
使SA两侧 的信号差 相同则
VB
Cs Vs1 Vs0 2(Cs CBL )
VR=1/2(Vs1+Vs0),若使Vs1、Vs0分别为VDD和GND则VR选为1/2VDD
VBL<V!BL
VBL最后稳定在 （GND）SAN
V！BL最后稳定在 （VDD）SAP
放大后的电平读出，并写回Cs
虚单元
Dummy cell
作用：避免字线对位线的干扰 选中单元一侧，WL信号通过Cgd耦合到位线上 未选中单元一侧的位线上没有这种耦合信号
产生干
扰信号
差，引 起SA误 动作
SA两侧的位线上各增加一个虚单元，读时，除 选中实单元外，使SA另一侧的虚单元也选中
➢DRAM的结构
ITIC DRAM的结构
存储电容的上极板 poly接VDD，保证硅
中形成反型层
存储电容下极板上 电位的不同决定了 存储信息，0，1
DRAM 动态随机存取存储器
由于存储在 电容中的电 荷会泄露， 需要刷新。
ITIC DRAM的工作原理 x
存储电容 Cs＝A（COX＋Cj）
写信息（字线）WL为高，M1导通，BL（位线）对电容充放电，写1时有阈 值损失 存信息：WL为低，M1关断，信号存在Cs上。由于pn结有泄漏，所存信息不 能长期稳定保存，一般要求保持时间内，所存高电平下降不小于20％，否 则刷新 读信息： WL为高，M1导通，所存电荷在Cs和位线上再分配，读出信号微弱， 而且是‘破坏性’的。
可以进行写入和读出的半导体存储器 数据在断电后消失，具有挥发性
只读存储器 ROM Read Only Memory
专供读出用的存储器，一般不具备写入 ，或只能特殊条件下写入。
数据在断电后仍保持，具有非挥发性。
DRAM L3，Main Memory
CPU
L1 Cache L2/L3 Cache
Main Memory
ITIC DRAM读信息时的电荷分配
Cs存“1”时
M1未开启时Cs上存的电荷为Qs1＝ CsVs1
BL被预充到VR，其上的电荷为QB1＝CBLVR
M1导通后，Cs与CBL间电荷再分配，但总电荷不变
结果BL上的电位为VB1
VB1
CBLVR CBL
CsVs1 Cs
同理，Cs存“0”时BL上的电位VB0
Hard Disk Drive
SRAM Cache (L1, L2)
现代计算机系统的存储器体系结构
ห้องสมุดไป่ตู้ 存储器集成电路
可读写存储器 RWM
非易失读 写存储器
NVRWM
随机存取
非随机存取
只读存储器 ROM
二、存储器的总体结构
RWM的时序
三、存储器的时序
第二节 DRAM
➢DRAM的结构 ➢ITIC DRAM的工作原理 ➢ITIC DRAM的设计 ➢DRAM的总体结构 ➢DRAM的外围电路
EDO
使数据有效时间 延长，即在CAS 信号预充期间数 据信号仍保持有 效，为外部电路 留时间
同步模式 synchronous mode DRAM 的读写操作由时钟控制，控制信 号RAS、CAS起触发的作用。利用系统时钟发送数据
同步模式
DDR Dual data rate
DRAM的泄 漏电流
由于pn结有泄漏， 所存信息不能长期 稳定保存，一般要 求保持时间内，所 存高电平下降不小 于20％，否则刷新。
先做器件，后形成 电容，没有pn结 电容 泄漏减少
灵敏再生放大器
sense amplifier
作用：1、放大从单元读出的微弱信号 2、读出内容写回单元，恢复原先的存储信号 读出时： BL、！BL被预充到VR。M1导通 后，Cs与CBL间电荷再分配
SA 两侧的信号差为
V1 VB1 VR Vs1 VR T 读1
若存1，则Q＝1 =VDD ，!Q=0。M2截止， M1导通使!Q维持0。
M4导通，M3截止使Q维持1。信息长期 保存，直到断电。
SRAM读操作
SRAM读1
读操作时，选中单元WL为高， M5，M6导通。位线BL，!BL预 充到高电平。
若读1，BL保持VDD，!BL通过导 通的M1、M5放电，使!BL上的 电位下降。
若读0，！BL保持VDD，BL通过 导通的M3、M6放电，使BL上的 电位下降。
在两侧位线上形成电位差
V
VBL V!BL
读‘1’>0 读‘0’<0
为提高速度并不等一侧位线下降为 低电平，而是只要位线间建立一定 的信号差就送读出放大器，放大输 出。
需要灵敏放大器，不用再生
SRAM写操作
SRAM写0
WL(0) = !A9!A8!A7!A6!A5!A4!A3!A2!A1!A0 … WL(1024) = A9A8A7A6A5A4A3A2A1A0
利用与非门
动态译码器
!A0 A0 !A1 A1
WL0 WL1 WL2 WL3
precharge
分级译码
分级译码、字线电平位移
利用自举电路 抬高至Vpp
Vsense
1
2
CsVs Cs CBL
通常Vsense为百毫伏
存储电容 Cs＝A（COX＋Cj）
不可能简单地通过增大面积A提高性能，只能
改变Cs结构－A
提高Cox
COX
o
T
Cs结构： 槽型(Trench)结构 叠层(Stack)结构
槽型(Trench)结构
先做电 容，后 形成器 件、电 路
叠层(Stack)结构
提高速度、节省功 耗
利用地址变化探测 ATD 电路，一旦地址变
化，产生ATD信号， 并用ATD触发其它 时钟及控制信号开 始读/写操作。使 SRAM工作于异步模 式，按需操作，不 必受同步时钟的控 制。
V0 VR VB0 VR Vs0 T 读0
SA双稳电路，把微小信号差放大，使一侧上升为高，一侧下降为低，WL有 效期间，写回到存储单元，该过程发生在与所选WL相连的所有单元上
SA越灵敏，可分辩的信号差 越小，抗干扰能力越差，各 种干扰引起的信号差也会被 放大－避免干扰
要求SA中的器件对称，否则 灵敏度下降，器件参数对称
第三节 SRAM
➢SRAM的结构 ➢SRAM的工作原理 ➢SRAM的外围电路
➢SRAM的结构
6管SRAM
由于采用了CMOS结构， 消除了电源与地之间的直 流通路，节省功耗
保存时，WL为低，M5，M6截止。若存 0，则Q＝0，!Q=1=VDD。M2导通，M1 截止使!Q维持VDD。
M4截止，M3导通使Q维持0。信息长期 保存，直到断电。
BL1 BL2 BL3 BL4
位线的布置 SA的布置
开式位线 Open bitlines 折叠位线 Folded bitlines
BL1 BL2 BL3 BL4
开式位线－每根字线只穿过 SA的一侧的位线，耦合噪声 影响大
BL1 BL1 BL2 BL2
折叠位线－每根字线穿过SA 的两侧的位线，使耦合噪声 成为共模信号，减少耦合噪 声影响
要求：M4，M5完全对称。M1,M2完全对称
为了在提高灵敏度的同时，又能抗干扰，有时采用二级放大
SRAM及其外围 电路
位线负载晶 体管
列选择
灵敏放大器 （列公用） 数据读写电路
SRAM中的地址探测技术
DELAY
A0
td
DELAY
A1
td
... DELAY
AN-1
td
VDD
ATD
ATD为正脉冲时，SRAM开始工作
总体结构
地址缓冲 器
行、列译 码器
SA
存储单元
数据输入、 输出缓冲 器
时钟及控 制电路
行Row（字线WL）、列column（位线BL）的地址线公用，分时送入。 减少封装管脚数
分时送地址
RAS控制行地址输入，CAS控制列地址输入，先送行地址 DRAM的速度主要由读信号的时间决定
DRAM单元及其控制电路的结构
缩小版图面积也重要
读前的预充时，BL，!BL,SAP、SAN均预 充到VR，MOSFET全部截止
读出时，SA工作，SAP来一个正脉冲，从 VR上升到VDD， SAN来一个负脉冲，从 VR下降到GND。nMOS和pMOS导通。
VBL>V!BL
VBL最后稳定在 （VDD）SAP
V！BL最后稳定在 （GND）SAN
利用读操作时，SA 的再生功能，对所 有的DRAM单元读一 遍。
DRAM的刷新
刷新
封锁输入地址信号、 读写信号，内部控 制下逐行读
用刷新周期数/刷新 间隔时间描述
同步刷新
异步刷新
地址缓冲 器
行、列译 码器
数据输入、 输出缓冲 器
时钟及控 制电路
DRAM的外围电路 译码电路
对输入的N位地址进行译码，决定所选择的单元位置。 如10位行地址，可选择1024个字线
前级行译码 分组进行
主行译码 动态CMOS
字线驱动 电平位移
由于写1时有阈值损失，需要采取措施抬高字线电平
对电容充电使一端到 Vdd – 在信号跳变时另一端将大于VDD –需要大电容
半电压产生电路 设计使 VB＝VDD/2
数据输入、输出缓冲器 双向三态单元
大容量时 按块布置
好处： 1. 块内连线缩短 2. 逐块激活块寻址，节省功耗
字线与位线之间的耦 合信号在SA两侧都产 生，SA只放大差分信
号，于是消除了字线 干扰。
虚单元设置方案
Dummy cell
半电荷法 BL都预充到VDD，设计虚单元电容CD＝1/2Cs,早期方案，存 在非功耗、Cs漏电、MOS阈值引起的问题等
半电压法 设计虚单元电容CD和Cs完全一样， BL都预充到VR，虚单元 也预充到VR
包括半VDD、折叠位线、灵敏放大器
DRAM的工作模式
根据工作时对时钟的依赖关系分
异步模式 asynchronous mode DRAM 的读写操作由控制信号RAS、CAS控制。 速度较慢
同步模式 synchronous mode DRAM 的读写操作由时钟控制，控制信号RAS、 CAS起触发的作用。能够提高速度
2、读出信号非常微弱 T<1
Cs CBL
ITIC DRAM的设计
存储单元设计
目 高密度，提高存储容量，减小单元面积 标 提高性能，尽量增大T，以降低读出电路的要求
减小单元面积 减小Cs，下限由读出电路最小可分辩的电压Vsense决定
提高性能增大T 减小CBL，增加Cs
例由Vsense估算Cs的下限
RAS CAS address data RAS CAS address
data
RAS CAS address data
RA1
CA1
data1
RA2
CA2
data2
RA1
CA1
data1
CA2
data2
RA1
CA1
CA2
data1
data2
SBR
DRAM在 RAS变低后 开始操作
FPM
利用RAS和CAS 信号对第1位寻 址后，后续寻 址采用触发CAS 信号，改变列 地址寻址