存储器习题解答.
第三章存储系统(习题解答)
第三章存储系统(习题解答)————————————————————————————————作者：————————————————————————————————日期：第三章存储系统（习题参考答案）1．有一个具有20位地址和32位字长的存储器，问：（1）该存储器能存储多少个字节的信息？（2）如果存储器由512K×8位SRAM芯片组成，需要多少芯片？（3）需要多少位地址作芯片选择？解：（1）∵ 220= 1M，∴ 该存储器能存储的信息为：1M×32/8=4MB （2）（1024K/512K）×（32/8）= 8（片）（3）需要1位地址作为芯片选择。
（选择两个512K×32位的存储体）2. 已知某64位机主存采用半导体存储器，其地址码为26位，若使用256K×16位的DRAM芯片组成该机所允许的最大主存空间，并选用模块板结构形式，问：（1）每个模块板为1024K×64位，共需几个模块板？（2）每个模块板内共有多少DRAM芯片?（3）主存共需多少DRAM芯片? CPU如何选择各模块板？解：(1)最大主存空间为：226×64位，每个模块板容量为：1024K×64位=220×64位设：共需模块板数为m：则：m=（226×64位）/（220×64位）= 64 (块)(2). 设每个模块板内有DRAM芯片数为n:n=(/) ×(64/16)=16 (片)(3) 主存共需DRAM芯片为：m×n = 64×16=1024 (片)每个模块板有16片DRAM芯片，容量为1024K×64位，需20根地址线(A19~A0)完成模块板内存储单元寻址。
一共有64块模块板，采用6根高位地址线(A25~A20)，通过6:64译码器译码,产生片选信号对各模块板进行选择。
3．用16K×8位的DRAM芯片组成64K×32位存储器，要求：(1) 画出该存储器的组成逻辑框图。
(完整版)存储器习题及参考答案
习题四参考答案1．某机主存储器有16位地址，字长为8位。
（1）如果用1k×4位的RAM芯片构成该存储器，需要多少片芯片？（2）该存储器能存放多少字节的信息？（3）片选逻辑需要多少位地址？解：需要存储器总容量为：16K×8位，故，（1）需要1k×4位的RAM芯片位32片。
（2）该存储器存放16K字节的信息。
（3）片选逻辑需要4位地址。
2. 用8k×8位的静态RAM芯片构成64kB的存储器，要求：（1）计算所需芯片数。
（2）画出该存储器组成逻辑框图。
解：（1）所需芯片8片。
（2）逻辑图为：3. 用64k×1位的DRAM芯片构成256k×8位存储器，要求：（1）画出该存储器的逻辑框图。
（2）计算所需芯片数。
（3）采用分散刷新方式，如每单元刷新间隔不超过2ms，则刷新信号周期是多少？如采用集中刷新方式，存储器刷新一遍最少用多少读/写周期？解：（1）（2）所需芯片为32片。
（3）设读写周期为0.5微妙，则采用分散式刷新方式的刷新信号周期为1微妙。
因为64K ×1的存储矩阵是由四个128×128的矩阵构成，刷新时4个存储矩阵同时对128个元素操作，一次刷新就可完成512个元素，整个芯片只有128次刷新操作就可全部完成。
所以存储器刷新一遍最少用128个读/写周期。
4. 用8k×8位的EPROM芯片组成32k×16位的只读存储器，试问：（1）数据寄存器多少位？（2）地址寄存器多少位？（3）共需多少个EPROM芯片？（4）画出该只读存储器的逻辑框图？解：因为只读存储器的容量为：32k×16，所以：（1）数据寄存器16位。
（2）地址寄存器15位。
（3）共需8个EPROM芯片？（4）逻辑框图为：5. 某机器中，已经配有0000H～3FFFH的ROM区域，现在再用8k×8位的RAM芯片形成32k ×8位的存储区域，CPU地址总线为A0～A15，数据总线为D0～D7，控制信号为R/W（读/写）、MREQ（访存），要求：（1）画出地址译码方案。
课后习题答案第8章_存储器和可编程逻辑器件
第8章半导体存储器和可编程逻辑器件8-1存储器按读写功能以及信息的可保存性分别分为哪几类？并简述各自的特点。
解答：存储器按读写功能可分为只读存储器（ROM）和随机存储器（RAM）。
随机存取存储器在工作过程中，既可从其任意单元读出信息，又可以把外部信息写入任意单元。
因此，它具有读、写方便的优点，但由于具有易失性，所以不利于数据的长期保存。
只读存储器在正常工作时其存储的数据固定不变，只能读出，不能随时写入。
ROM为非易失性器件，当器件断电时，所存储的数据不会丢失。
存储器按信息的可保存性可分为易失性存储器和非易失性存储器。
易失性存储器在系统关闭时会失去存储的信息，它需要持续的电源供应以维持数据。
非易失存储器在系统关闭或无电源供应时仍能保持数据信息。
8-2什么是SRAM？什么是DRAM？它们在工作原理、电路结构和读/写操作上有何特点？解答：SRAM（Static Random Access Memory）为静态随机存储器，其存储单元是在静态触发器的基础上附加控制电路构成的。
DRAM（Dynamic Random Access Memory）为动态随机存储器，常利用MOS管栅极电容的电荷存储效应来组成动态存储器，为了避免存储信息的丢失，必须定时地对电路进行动态刷新。
SRAM的数据由触发器记忆，只要不断电，数据就能保存，但其存储单元所用的管子数目多，因此功耗大，集成度受到限制。
DRAM一般采用MOS管的栅极电容来存储信息，由于电荷保存时间有限，为避免存储数据的丢失，必须由刷新电路定期刷新，但其存储单元所用的管子数目少，因此功耗小，集成度高。
SRAM速度非常快，但其价格较贵；DRAM的速度比SRAM慢，不过它比ROM 快。
8-3若RAM的存储矩阵为256字⨯4位，试问其地址线和数据线各为多少条？解答：存储矩阵为256字⨯4位的RAM地址线为8根，数据线为4根。
8-4某仪器的存储器有16位地址线，8位数据线，试计算其最大存储容量是多少？解答：最大存储容量为216⨯8=524288=512k bit（位）8-5用多少片256⨯4位的RAM可以组成一片2K⨯8位的RAM？试画出其逻辑图。
第3章习题答案
习题31. Cache－主存存储系统和主存－辅存存储系统有何不同？2. SRAM和DRAM的主要差别是什么？3. 假设某存储器具有32位地址线和32位数据线，请问：（1）该存储器能存储多少个字节的信息？（2）如果存储器由1M×8位SRAM芯片组成，需要多少片？4. 某32位计算机系统采用半导体存储器，其地址码是32位，若使用4M×8位的DRAM 芯片组成64MB主存，并采用内存条的形式，问：（1）若每个内存条为4M×32位，共需要多少内存条？（2）每个内存条内共有多少片DRAM芯片？（3）主存需要多少DRAM芯片？5. 一个512K×16的存储器，由64K×1的2164 DRAM芯片构成（芯片内是4个128×128结构），问：（1）共需要多少个DRAM芯片？（2）若采用分散式刷新方式，单元刷新间隔不超过2ms，则刷新信号的周期是多少？（3）若采用集中式刷新方式，读写周期为0.1μs，存储器刷新一遍最少用多少时间？6. 某主存系统中，其地址空间0000H～1FFFH为ROM区域，ROM芯片为8K×8位，从地址6000H开始，用8K×4位的SRAM芯片组成一个16K×8位的RAM区域，假设RAM芯片有和信号控制端。
CPU地址总线为A15～A0，数据总线为D7～D0，读/写控制信号为R/，访存允许信号为，要求：（1）写出地址译码方案；（2）画出主存与CPU的连接图。
7. 设主存储器容量为64M字，字长为64位，模块数m=8，分别用顺序方式和交叉方式进行组织。
主存储器的存储周期T=100ns，数据总线宽度为64位，总线传送周期τ=50ns。
若按地址顺序连续读取16个字，问顺序存储器和交叉存储器的带宽各是多少？8. 设某计算机访问一次主存储器的时间如下：传送地址需1个时钟周期，读/写需4个时钟周期，数据传送1个时钟周期，采用下述主存结构按地址顺序连续读取16个字的数据块，各需多少时钟周期？（1）单字宽主存，一次只能读/写1个字。
数字电子技术第8章存储器与可编程逻辑器件习题及答案
第8章存储器与可编程逻辑器件8.1存储器概述自测练习1．存储器中可以保存的最小数据单位是（）。
（a）位（b）字节（c）字2．指出下列存储器各有多少个基本存储单元？多少存储单元？多少字？字长多少？（a）2K×8位（）（）（）（）（b）256×2位（）（）（）（）（c）1M×4位（）（）（）（）3．ROM是（）存储器。
（a）非易失性（b）易失性（c）读/写（d）以字节组织的4．数据通过（）存储在存储器中。
（a）读操作（b）启动操作（c）写操作（d）寻址操作5．RAM给定地址中存储的数据在（）情况下会丢失。
（a）电源关闭（b）数据从该地址读出（c）在该地址写入数据（d）答案（a）和（c）6．具有256个地址的存储器有（）地址线。
（a）２５６条（b）６条（c）8条（d）16条7．可以存储２５６字节数据的存储容量是（）。
（a）２５６×１位（b）２５６×８位（c）１Ｋ×４位（d）２Ｋ×１位答案：1． a2．（a）2048×8；2048；2048；8（b）512；256；256；2（c）1024×1024×4；1024×1024；1024×1024；43．a4．c5．d6．c7．b8.2随机存取存储器（RAM）自测练习1.动态存储器（DRAM）存储单元是利用（）存储信息的，静态存储器（SRAM）存储单元是利用（）存储信息的。
2.为了不丢失信息，DRAM必须定期进行（）操作。
3.半导体存储器按读、写功能可分成（）和（）两大类。
4.RAM电路通常由（）、（）和（）三部分组成。
5.6116RAM有（）根地址线，（）根数据线，其存储容量为（）位。
答案：1．栅极电容，触发器2．刷新3．只读存储器，读/写存储器4．地址译码，存储矩阵，读/写控制电路5．11，8，2K×8位8.3 只读存储器（ROM）自测练习1．ROM可分为（）、（）、（）和（）几种类型。
微机原理习题集第七章存贮器
第七章内存储器一、填空题1、内存储器是计算机系统中的装置，用来存放和。
2、CPU对RAM存贮器进行读/写操作时，应送出的方向控制命令有和命令。
3、Intel 2114 RAM存贮芯片引脚中用于片选的控制引脚为，用于读/写控制引脚为。
4、Intel 4116 RAM芯片容量为2K 8，访问该芯片须用根地址线。
5、存贮芯片存贮的信息会，必须定时刷新，刷新的时间间隔为。
6、存贮器分为、、、。
7、逻辑地址为2000H：1234H的存储单元的物理地址是。
8、8086CPU写入一个规则字，数据线的高8位写入存储体，低8位写入存储体。
9 、将存储器与系统相连的译码片选方式有法和法。
10、对6116进行读操作，6116引脚= ，= ，= 。
二、单项选择题1、随机存贮器即RAM是指（）A.存贮单元中所存信息是随机的。
B.存贮单元中的地址是随机的。
C.用户的程序和数据可随机的放在内存的任何地方。
D.存贮器中存取操作与时间存贮单元物理位置顺序无关。
2、CPU对主存进行操作，下面哪种说法是不能实现的（）A.按地址并能读/写一个字节代码B.按地址串行1位1位进行读/写操作C.按地址并行读/写一个字长代码D.按地址进行并行读出而不能实现并行写入3、动态存贮器刷新，下面哪种说法正确（）A.刷新可在CPU执行程序过程中进行B.刷新在外电路控制下，定时刷新，但刷新时，信息不读出C.在正常存贮器读操作时也会发生刷新，可防止刷新影响读出信息，故读操作时，应关闭电路工作。
D.刷新过程一定伴随着信息输出，无法控制，故刷新时不要进行读出操作。
4、用4K×8的存贮芯片，构成64K×8的存贮器，需使用多少4K×8的存贮芯片，正确答案为（）A.128片B.16片C.8片D.32片5、在存贮器读周期时，根据程序计数器PC提供的有效地址，使用从内存中取出（）6、动态存贮器的主要缺点是（）A.存贮容量少B.存取速度低C.功耗大D.外围电路复杂7、动态RAM芯片容量为16K×1位，要构成32K字节的RAM存贮器，需要该芯（）A.4片B.8片C.16片D.32片8、堆栈操作时，段地址由（）寄存器指出，段内偏移量由（）寄存器指出。
第6章存储系统习题解答091215
思考题与习题解答：1. 解释下列概念：主存、辅存、Cache、RAM、SRAM、DRAM、ROM、PROM、EPROM、EEPROM、CDROM、Flash Memory、存取周期、存储器带宽、存储层次、直接映象、全相联映象、组相联映象、LRU、失效率、磁盘阵列、虚拟存储器2. 说明存储器的存取时间与存取周期之间的联系与区别。
解：存取时间是指存储器从接收到CPU发来的读写命令和单元地址开始，到读出或写入数据所需的时间。
存取周期是指连续两次读写存储器所需的最小时间间隔。
两者都是反映存储器存取速度的指标，显然存取周期大于存取时间。
在存储器进行读写操作时，由于存储元件本身的性能，做完一次存或取后，不能马上进行另外的存或取，需要一段稳定和恢复时间。
存取周期就是存取时间加上存储单元的恢复稳定时间。
3. 什么是存储器的带宽？如果存储器总线宽度为32位，存取周期为250ns，该存储器带宽为多少？解：存储器带宽是指每秒钟可以从存储器读出或向存储器写入的二进制位的数目，表明了一个存储器单位时间处理信息的能力。
若总线宽度为32位，存储周期为250ns，则：存储器带宽=32Bit/250ns=128Mbit/s4. 指出下列存储器哪些是易失性的？哪些是非易失性的？哪些是读出破坏性？哪些不是？DRAM，SRAM，ROM，Cache，磁盘，光盘解：易失性：DRAM、SRAM和Cache；非易失性：ROM、磁盘和光盘读出破坏性：DRAM，其余都不是读出破坏性。
5. ROM和RAM两者的差别是什么？解：RAM是随机存取存储器，ROM是只读存储器。
RAM是易失性的，一旦断电，则保存的信息全部消失，ROM为非易失性的，其信息可以长期保存，常用于存放一些固定的数据和程序，如计算机的自检程序、BIOS、BASIC解释程序等。
6. 简述“Cache-主存”和“主存-辅存”层次的区别。
解：“Cache-主存”“主存-辅存”目的为了弥补主存速度的不足为了弥补主存容量的不足存储管理实现全部由专用硬件实现主要由软件实现访问速度的比值几比一几百比一（第一级比第二级）大小典型的块（页）几十个字节几百到几千个字节CPU对第二级的可直接访问均通过第一级访问方式失效时CPU是否切换不切换切换到其它进程7. 单级存储器的主要矛盾是什么？通常采取什么方法来解决？解：(1) 速度越快，每位价格就越高； (2) 容量越大，每位价格就越低； (3) 容量越大，速度越慢。
存储器 练习题答案
一、选择题1、存储器和CPU之间增加Cache的目的是( )。
A. 增加内存容量B. 提高内存的可靠性C. 解决CPU与内存之间速度问题D.增加内存容量，同时加快存取速度2、常用的虚拟存储系统由（）两级存储器组成，其中辅存是大容量的磁表面存储器。
A 主存-辅存B 快存-主存C 快存-辅存D 通用寄存器-主存3、双端口存储器所以能高速进行读/ 写，是因为采用（）。
A．高速芯片B．两套相互独立的读写电路C．流水技术D．新型器件4、在下列几种存储器中，CPU可直接访问的是（）。
A. 主存储器B. 磁盘C. 磁带D. 光盘5、SRAM芯片，存储容量为64K×16位，该芯片的地址线和数据线数目为（）。
A．64，16 B．16，16 C．64，8 D．16，64。
6、采用虚拟存储器的主要目的是（）。
A．扩大主存储器的存储空间，并能进行自动管理和调度B．提高主存储器的存取速度C．提高外存储器的存取速度D．扩大外存储器的存储空间7、双端口存储器在（）情况下会发生读/写冲突。
A. 左端口与右端口的地址码不同B. 左、右端口的地址码相同C. 左、右端口的数据码相同D. 左、右端口的数据码不同8、计算机系统中的存储器系统是指（）。
A RAM存储器B ROM存储器C 主存储器D主存储器和外存储器9、某计算机字长32位，其存储容量为4MB，若按半字编址，它的寻址范围是（）。
A 0~4MB-1B 0~2MB-1C 0~2M-1D 0~1M-110、某一SRAM芯片，采用地址线与数据线分离的方式，其容量为512×8位，除电源和接地端外，该芯片引出线的最小数目应是（）。
A 23B 25C 50D 1911、以下四种类型的半导体存储器中，以传输同样多的字为比较条件，则读出数据传输率最高的是（）。
A DRAMB SRAMC FLASH ROMD EPROM12、计算机的存储器采用分级存储体系的目的是（）。
A．便于读写数据B．减小机箱的体积C．便于系统升级D．解决存储容量、价格与速度间的矛盾13、相联存储器是按（）进行寻址的存储器。
操作系统第5章(存储器管理习题与解答)
第5章存储器管理习题与解答5.2 例题解析例5.2.1 为什么要引入逻辑地址？解引入逻辑地址有如下原因：(1) 物理地址的程序只有装入程序所规定的内存空间上才能正确执行，如果程序所规定内存空间不空闲或不存在，程序都无法执行；(2) 使用物理地址编程意味着由程序员分配内存空间，这在多道程序系统中，势必造成程序所占内存空间的相互冲突；(3) 在多道程序系统中，程序员门无法事先协商每个程序所应占的内存空间的位置，系统也无法保证程序执行时，它所需的内存空间都空闲。
(4) 基于上述原因，必须引入一个统一的、在编程时使用的地址，它能够在程序执行时根据所分配的内存空间将其转换为对应的物理地址，这个地址就是逻辑地址。
(5) 逻辑地址的引入为内存的共享、保护和扩充提供方便。
例5.2.2 静态重定位的特点有哪些？(1) 实现容易，无需增加硬件地址变换机构；(2) 一般要求为每个程序分配一个连续的存储区；(3) 在重定位过程中，装入内存的代码发生了改变；(4) 在程序执行期间不在发生地址的变换；(5) 在程序执行期间不能移动，且难以做到程序和数据的共享，其内存利用率低。
例5.2.3 动态重定位的特点有哪些？(1) 动态重定位的实现要依靠硬件地址变换机构，且存储管理的软件算法比较复杂；(2) 程序代码是按原样装入内存的，在重定位的过程中也不发生变化，重定位产生的物理地址存放在内存地址寄存器中，因此不会改变代码；(3) 同一代码中的同一逻辑地址，每执行一次都需要重位一次；(4) 只要改变基地址，就可以很容易地实现代码在内存中的移动；(5) 动态重定位可以将程序分配到不连续的存储区中；(6) 实现虚拟存储器需要动态重定位技术的支持；尽管动态重定位需要硬件支持，但他支持程序浮动，便于利用零散的内存空间，利于实现信息共享和虚拟存储，所以现代计算机大都采用动态重定位。
例5.2.4 装入时动态链接的优点有哪些？（1）便于软件版本的修改和更新在采用装入时动态链接方式时，要修改或更新各个目标模块，是件非常容易的事，但对于经静态链接以装配在一起的装入模块，如果要修改或更新其中的某个目标模块时，则要求重新打开装入模块，这不仅是低效的，而且对于普通用户是不可能的。
第四章存储器习题
第四章 存储器一、 填空题1. 计算机中的存储器是用来存放 的，随机访问存储器的访问速度与 无关。
√2. 主存储器的性能指标主要是 、 存储周期和存储器带宽。
√3. 存储器中用 来区分不同的存储单元，1GB= KB 。
√4. 半导体存储器分为 、 、只读存储器（ROM ）和相联存储器等。
√5. 地址译码分为 方式和 方式。
√6. 双译码方式采用 个地址译码器，分别产生 和 信号。
√7. 若RAM 芯片内有1024个单元，用单译码方式，地址译码器将有 条输出线；用双译码方式，地址译码器有 条输出线。
√8. 静态存储单元是由晶体管构成的 ，保证记忆单元始终处于稳定状态，存储的信息不需要 。
√9. 存储器芯片并联的目的是为了 ，串联的目的是为了 。
10. 计算机的主存容量与 有关，其容量为 。
11. 要组成容量为4M×8位的存储器，需要 片4M×1位的存储器芯片并联，或者需要 片1M×8位的存储器芯片串联。
12. 内存储器容量为6K 时，若首地址为00000H ，那么末地址的十六进制表示是。
13 主存储器一般采用 存储器件，它与外存比较存取速度 、成本 。
14 三级存储器系统是指 这三级 、 、 。
15 表示存储器容量时KB= ，MB= ；表示硬盘容量时，KB= ，MB=。
16一个512KB 的存储器，其地址线和数据线的总和是 。
17 只读存储器ROM 可分为 、 、 和 四种。
18 SRAM 是 ；DRAM 是 ；ROM 是 ；EPROM 是 。
19半导体SRAM 靠 存储信息，半导体DRAM 则是靠 存储信息。
20半导体动态RAM 和静态RAM 的主要区别是 。
21MOS 半导体存储器可分为 、 两种类型，其中 需要刷新。
22 广泛使用的 和 都是半导体 ③ 存储器。
前者的速度比后者快，但不如后者高，它们的共同缺点是断电后 保存信息。
23 EPROM 属于 的可编程ROM ，擦除时一般使用 ，写入时使用高压脉冲。
存储管理课后习题解答
表4-3给出了某系统中的空闲分区表，系统采用可变分区存储管理策略。 01 现有以下的作业序列：96k、20K、200K。若用首次适应算法和最佳
适应算法来处理这些作业序列，试问哪一种算法可以满足该作业序列 的要求？为什么？
【解答】略
02
01
01
01
在某系统中，采用固定分 区分配管理方式中，内存 分区（单位字节）情况如 图所示。现有大小为1k、 9k、33K 、121k的多个 作业要求进入内存，试画 出它们进入内存后的空间 分配情况，并说明主存浪 费多大？
【解答】该题有四个分区， 从图中可以看出，作业进
第一分区大小为8k，第
入系统后，第一分区剩余
二分区大小为32k，第三 空间为7k，第二分区剩
分区大小为120k，第四 余空间为23k，第三个分
分区大小为332k，该作 区剩余空间为87k，第四
业进入系统后的内存分配 个分区剩余空间为211k，
情况如下面的图4-2形所 主存空间浪费328k。
在采用页式存储管理系统中，某作业J的逻辑地址空间为4页 （每页2KB），且已知该作业的页面映像表4-9：试求有效逻 辑地址4865B所对应的物理地址。
【解答】该逻辑地址所对应的页号是 4865/2048=2，页内的偏移量为769，所 对应的物理地址为 6﹡2048+769=13057B。
示。
一○．有一个分页存储管理系统，页面大小为每页100字节。有一个50×50的整型数 组，按行连续存放，每个整数占两个字节，将数组初始化为0的程序描述如下：
int a[50][50]; int i,j; for(i=0;i<=49;i++) for( j=0;j<=49;j++) a[i][ j]=0; 若在程序执行时内存中只有一个存储块来存放数组信息，试问该程序执行时产生多
计算机组成原理第四章课后习题和答案-唐朔飞(完整版)
第4章存储器1. 解释概念：主存、辅存、Cache、RAM、SRAM、DRAM、ROM、PROM、EPROM、EEPROM、CDROM、Flash Memory。
答：主存：主存储器，用于存放正在执行的程序和数据。
CPU可以直接进行随机读写，访问速度较高。
辅存：辅助存储器，用于存放当前暂不执行的程序和数据，以及一些需要永久保存的信息。
Cache：高速缓冲存储器，介于CPU和主存之间，用于解决CPU和主存之间速度不匹配问题。
RAM：半导体随机存取存储器，主要用作计算机中的主存。
SRAM：静态半导体随机存取存储器。
DRAM：动态半导体随机存取存储器。
ROM：掩膜式半导体只读存储器。
由芯片制造商在制造时写入容，以后只能读出而不能写入。
PROM：可编程只读存储器，由用户根据需要确定写入容，只能写入一次。
EPROM：紫外线擦写可编程只读存储器。
需要修改容时，现将其全部容擦除，然后再编程。
擦除依靠紫外线使浮动栅极上的电荷泄露而实现。
EEPROM：电擦写可编程只读存储器。
CDROM：只读型光盘。
Flash Memory：闪速存储器。
或称快擦型存储器。
2. 计算机中哪些部件可以用于存储信息？按速度、容量和价格/位排序说明。
答：计算机中寄存器、Cache、主存、硬盘可以用于存储信息。
按速度由高至低排序为：寄存器、Cache、主存、硬盘；按容量由小至大排序为：寄存器、Cache、主存、硬盘；按价格/位由高至低排序为：寄存器、Cache、主存、硬盘。
3. 存储器的层次结构主要体现在什么地方？为什么要分这些层次？计算机如何管理这些层次？答：存储器的层次结构主要体现在Cache-主存和主存-辅存这两个存储层次上。
Cache-主存层次在存储系统中主要对CPU访存起加速作用，即从整体运行的效果分析，CPU访存速度加快，接近于Cache的速度，而寻址空间和位价却接近于主存。
主存-辅存层次在存储系统中主要起扩容作用，即从程序员的角度看，他所使用的存储器其容量和位价接近于辅存，而速度接近于主存。
存储器习题与思考题
第3章存储器习题与思考题3-1. 什么是计算机的内存与外存，它们有什么区别？3-2. 简述存储器系统的层次结构，并说明为什么会出现这样的结构？3-3. 静态存储器和动态存储器的区别是什么，它们各有什么优缺点？3-4. 什么是RAM和ROM？3-5. RAM和ROM各自的特点是什么？3-6. DRAM为什么要刷新？3-7. ROM在计算机中的作用是什么？3-8. 什么是Cache?它的作用是什么？3-9. CPU与存储器连接时要注意哪几方面的问题？3-10. 什么是字扩展、位扩展和字位扩展？3-11. 存储器的性能指标有哪些？3-12. 常用的存储器地址译码方式有哪几种，各自的特点是什么？3-13. 某微机系统的RAM容量为4K×8位，首地址为4800H，求其最后一个单元的地址。
3-14. 设有一个具有14位地址和8位数据的存储器，问：（1）该存储器能存储多少字节的信息？（2）如果存储器由8K×8位RAM芯片组成需要多少片？（3）需要多少位地址做芯片选择？3-15. 用16K×1位的DRAM芯片组成64K×8位的存储器，画出该存储器组成的逻辑框图。
3-16. 在计算机系统中一个大的存储体可由多片小的存储芯片连接而成，现由INTEL 2114（1K×4bit）构成4K字节的存储体，假设CPU具有A0～A15地址线，A13、A14、A15通过74LS138部分译码选片，请问：（1）需要多少片2114？（2）请问该连接方法的重叠区域是多少？（3）请画出结构图。
3-17. 在8086系统中，若用1024×1位的RAM芯片组成16K×8位的存储器，需要多少芯片？3-18. 在8086系统中，用1024×1位的RAM芯片组成16K×8位的存储器，在CPU的地址总线中有多少位参与片内寻址？多少位可做芯片的片选信号？3-19. 存储器芯片功耗的选择原则是什么？3-20. 概述8086CPU的存储器地址分配情况。
存储器习题解答
1. 用下列芯片构成存储系统，各需要多少个RAM芯片？需要多少位地址作为片外地址译码？设系统为20位地址线，采用全译码方式。
（1）512×4位RAM构成16KB的存储系统；（2）1024×1位RAM构成128KB的存储系统；（3）2K×4位RAM构成64KB的存储系统；（4）64K×1位RAM构成256KB的存储系统。
解：(1) 需要16KB/512×4=64片，片外地址译码需20-log2512=11位地址线。
(2) 需要128KB/1K×1=1024片，片外地址译码需20-log21024=10位地址线。
(3) 需要64KB/2K×4=64片，片外地址译码需20-log2(1024×2)=9位地址线。
(4) 需要256KB/64K×1位=32片，片外地址译码需20-log2(1024×64)=4位地址线。
2. 现有一种存储芯片容量为512×4位，若要用它组成4KB的存储容量，需多少这样的存储芯片？每块芯片需多少寻址线？而4KB存储系统最少需多少寻址线？解: 4K×8bit /512×4bit= 16片，需要16片存储芯片；29 = 512，每片芯片需9条寻址线；212 = 4096，4KB存储系统最少需12条寻址线。
3. 一个具有8KB直接相联Cache的32位计算机系统，主存容量为32MB，假定该Cache中块的大小为4个32位字。
（1）求该主存地址中区号、块号和块内地址的位数。
（2）求主存地址为ABCDEF16的单元在Cache中的位置。
解: (1) 主存区数为32MB/8KB = 4096，212= 4096，区号的位数为12；区内块数为8KB/4×4B = 512，29 = 512，块号的位数为9；块内单元数（字节编址）为4×32 / 8 = 16，24= 16，块内地址的位数4。
存储器习题
第10章存储器及其接口典型试题一．填空题1.只读存储器ROM有如下几种类型：＿＿＿＿。
答案：掩膜ROM、PROM、EPROM、E2PROM2.半导体存储器的主要技术指标是＿＿＿＿。
答案：存储容量、存储速度、可靠性、功耗、性能/价格比3.在16位微机系统中，一个存储字占用两个连续的8位字节单元，字的低8位存放在＿＿＿＿、高8位存放在＿＿＿＿。
答案：低地址单元、高地址单元4.SRAM芯片6116（2K×8B）有＿＿＿＿位地址引脚线、＿＿＿＿位数据引脚线。
答案：11 85.在存储器系统中，实现片选控制有三种方法，它们是＿＿＿＿。
答案：全译码法、部分译码法、线选法6.74LS138译码器有三个“选择输入端”C、B、A及8个输出端，当输入地址码为101时，输出端＿＿＿＿有效。
答案：7.半导体静态存储器是靠＿＿＿＿存储信息，半导体动态存储器是靠＿＿＿＿存储信息。
答案：触发器电荷存储器件8.对存储器进行读/写时，地址线被分为＿＿＿＿和＿＿＿＿两部分，它们分别用以产生＿＿＿＿和＿＿＿＿信号。
答案：片选地址片内地址芯片选择片内存储单元选择二．单项选择题1．DRAM2164（64K×1）外部引脚有（）。
A.16条地址线、2条数据线B.8条地址线、1条数据线C.16条地址线、1条数据线D.8条地址线、2条数据线分析：从芯片容量（64K×1B）来看，有64K个编址单元，应有16条地址线（216=64K）。
但DRAM芯片集成度高、容量大、引脚数量不够，一般输入地址线采用分时复用锁存方式，即将地址信号分成二组、共用一组线，分两次送入片内。
而2164却有二条数据线，一条作为输入，一条作为输出。
答案：D 2．8086能寻址内存贮器的最大地址范围为（）。
A.64KBB.512KBC.1MBD.16KB分析：8086有20条地址总线A0～A19，它可以表示220=1M个不同的状态。
答案：C3．若用1K×4的芯片组成2K×8的RAM，需要（）片。
计算机组成原理第四章课后习题和答案解析[完整版]
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第4章存储器1. 解释概念：主存、辅存、Cache、RAM、SRAM、DRAM、ROM、PROM、EPROM、EEPROM、CDROM、Flash Memory。
答：主存：主存储器，用于存放正在执行的程序和数据。
CPU可以直接进行随机读写，访问速度较高。
辅存：辅助存储器，用于存放当前暂不执行的程序和数据，以及一些需要永久保存的信息。
Cache：高速缓冲存储器，介于CPU和主存之间，用于解决CPU和主存之间速度不匹配问题。
RAM：半导体随机存取存储器，主要用作计算机中的主存。
SRAM：静态半导体随机存取存储器。
DRAM：动态半导体随机存取存储器。
ROM：掩膜式半导体只读存储器。
由芯片制造商在制造时写入内容，以后只能读出而不能写入。
PROM：可编程只读存储器，由用户根据需要确定写入内容，只能写入一次。
EPROM：紫外线擦写可编程只读存储器。
需要修改内容时，现将其全部内容擦除，然后再编程。
擦除依靠紫外线使浮动栅极上的电荷泄露而实现。
EEPROM：电擦写可编程只读存储器。
CDROM：只读型光盘。
Flash Memory：闪速存储器。
或称快擦型存储器。
2. 计算机中哪些部件可以用于存储信息？按速度、容量和价格/位排序说明。
答：计算机中寄存器、Cache、主存、硬盘可以用于存储信息。
按速度由高至低排序为：寄存器、Cache、主存、硬盘；按容量由小至大排序为：寄存器、Cache、主存、硬盘；按价格/位由高至低排序为：寄存器、Cache、主存、硬盘。
3. 存储器的层次结构主要体现在什么地方？为什么要分这些层次？计算机如何管理这些层次？答：存储器的层次结构主要体现在Cache-主存和主存-辅存这两个存储层次上。
Cache-主存层次在存储系统中主要对CPU访存起加速作用，即从整体运行的效果分析，CPU访存速度加快，接近于Cache的速度，而寻址空间和位价却接近于主存。
主存-辅存层次在存储系统中主要起扩容作用，即从程序员的角度看，他所使用的存储器其容量和位价接近于辅存，而速度接近于主存。
第07章_存储器习题答案
第七章习题答案7.1.1 指出下列存储系统各具有多少个存储单元，至少需要几根地址线和数据线。
（1）64K×1 （2）256K×4 （3）lM×1 （4）128K×8解：求解本题时，只要弄清以下几个关系就能很容易得到结果：存储单元数=字数×位数地址线根数（地址码的位数）n与字数N的关系为：N=2n数据线根数＝位数（1）存储单元〓64K×1〓64K（注：lK＝1024）；因为，64K〓2’。
，即亢〓16，所以地址线为16根；数据线根数等于位数，此处为1根。
同理得：（2）1M个存储单元，18根地址线，4根数据线。
（3）1M个存储单元，18根地址线，1根数据线。
！＿（4）lM个存储单元，17根地址线，8根数据线。
7.1.2 设存储器的起始地址为全0，试指出下列存储系统的最高地址为多少？（1）2K×1 （2）16K×4 （3）256K×32解：因为存储系统的最高地址＝字数十起始地址一1，所以它们的十六进制地址是：（1）7FFH （2）3FFFH （3）3FFFFH ＇7，2．4 一个有1M×1位的DRAM，采用地址分时送人的方法，芯片应具有几条地址线？解：由于1M=210×210，即行和列共需20根地址线。
所以，采用地址分时送人的方法，芯片应具有10根地址线。
7．2．5 试用一个具有片选使能CE、输出使能OE、读写控制WE、容量为8 K×8位的sRAM 芯片，设计一个16K×16位的存储器系统，试画出其逻辑图。
解：采用8K×8位的sRAM构成16K×16位的存储器系统，必须同时进行字扩展和位扩展。
用2片8K×8位的芯片，通过位扩展构成8K×16位系统，此时需要增加8根数据线。
要将8K×16位扩展成16K×16位的存储器系统，还必须进行字扩展。
计算机组成原理第3章习题参考答案解析
第3章习题参考答案1、设有一个具有20位地址和32位字长的存储器，问 (1) 该存储器能存储多少字节的信息？(2) 如果存储器由512K ×8位SRAM 芯片组成，需要多少片？ (3) 需要多少位地址作芯片选择？ 解：(1) 该存储器能存储：字节4M 832220=⨯(2) 需要片8823228512322192020=⨯⨯=⨯⨯K (3) 用512K ⨯8位的芯片构成字长为32位的存储器，则需要每4片为一组进行字长的位数扩展，然后再由2组进行存储器容量的扩展。
所以只需一位最高位地址进行芯片选择。
2、已知某64位机主存采用半导体存储器，其地址码为26位，若使用4M ×8位的DRAM 芯片组成该机所允许的最大主存空间，并选用内存条结构形式，问； (1) 若每个内存条为16M ×64位，共需几个内存条? (2) 每个内存条内共有多少DRAM 芯片?(3) 主存共需多少DRAM 芯片? CPU 如何选择各内存条? 解：(1) 共需条4641664226=⨯⨯M 内存条 (2) 每个内存条内共有32846416=⨯⨯M M 个芯片(3) 主存共需多少1288464648464226=⨯⨯=⨯⨯M M M 个RAM 芯片， 共有4个内存条，故CPU 选择内存条用最高两位地址A 24和A 25通过2：4译码器实现；其余的24根地址线用于内存条内部单元的选择。
3、用16K ×8位的DRAM 芯片构成64K ×32位存储器，要求： (1) 画出该存储器的组成逻辑框图。
(2) 设存储器读/写周期为0.5μS ，CPU 在1μS 内至少要访问一次。
试问采用哪种刷新方式比较合理?两次刷新的最大时间间隔是多少?对全部存储单元刷新一遍所需的实际刷新时间是多少? 解：(1) 用16K ×8位的DRAM 芯片构成64K ×32位存储器，需要用16448163264=⨯=⨯⨯K K 个芯片，其中每4片为一组构成16K ×32位——进行字长位数扩展(一组内的4个芯片只有数据信号线不互连——分别接D 0~D 7、D 8~D 15、D 16~D 23和D 24~D 31，其余同名引脚互连)，需要低14位地址(A 0~A 13)作为模块内各个芯片的内部单元地址——分成行、列地址两次由A 0~A 6引脚输入；然后再由4组进行存储器容量扩展，用高两位地址A 14、A 15通过2：4译码器实现4组中选择一组。
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1. 用下列芯片构成存储系统，各需要多少个RAM芯片？需要多少位地址作为片外地址译码？设系统为20位地址线，采用全译码方式。
（1）512×4位RAM构成16KB的存储系统；（2）1024×1位RAM构成128KB的存储系统；（3）2K×4位RAM构成64KB的存储系统；（4）64K×1位RAM构成256KB的存储系统。
解：(1 需要16KB/512×4=64片，片外地址译码需20-log2512=11位地址线。
(2 需要128KB/1K×1=1024片，片外地址译码需20-log21024=10位地址线。
(3 需要64KB/2K×4=64片，片外地址译码需20-log2(1024×2=9位地址线。
(4 需要256KB/64K×1位=32片，片外地址译码需20-log2(1024×64=4位地址线。
2. 现有一种存储芯片容量为512×4位，若要用它组成4KB的存储容量，需多少这样的存储芯片？每块芯片需多少寻址线？而4KB存储系统最少需多少寻址线？解: 4K×8bit /512×4bit= 16片，需要16片存储芯片；29 = 512，每片芯片需9条寻址线；212 = 4096，4KB存储系统最少需12条寻址线。
3. 一个具有8KB直接相联Cache的32位计算机系统，主存容量为32MB，假定该Cache 中块的大小为4个32位字。
（1）求该主存地址中区号、块号和块内地址的位数。
（2）求主存地址为ABCDEF16的单元在Cache中的位置。
解: (1 主存区数为32MB/8KB = 4096，212 = 4096，区号的位数为12；区内块数为8KB/4×4B = 512，29 = 512，块号的位数为9；块内单元数（字节编址）为4×32 / 8 = 16，24 = 16，块内地址的位数4。
（2）主存地址为ABCDEF16的单元其二进制地址为：0 1010 1011 1100 1101 1110 1111 (主存字节地址为25位区号为0 1010 1011 110块号为0 1101 1110数据在Cache中的位置是 0 1101 1110 11114. http://caoliuroom.pen.io/有一个Cache-主存存储层次，主存容量为8个块，Cache 容量为4个块。
采用直接地址映象：（1）对于如下主存块地址流：0,1,2,5,4,6,4,7,1,2,4,1,3,7,2,如果主存中内容一开始未装入Cache中，请列出每次访问后Cache中各块的分配情况；（2）指出块命中的时刻；（3）求出此期间Cache的命中率。
解：(1 每次访问后Cache中各块的分配情况如下表。
时间1 2 3 4 5 6 7 8 911112131415地址流0 1 2 5 4 6 4 7 1 2 4 1 3 7 2块0 0 0 0 4 4 4 4 4 4 4 4 4 4 41块1 1 5 5 5 5 5 1 1 1 1 1 1 12块2 2 2 6 6 6 6 2 2 2 2 2 23块7 7 7 7 7 3 7 7（2）从表可见命中时刻为：7,11,12和15（3）h =4 / 15 =0.2675. 一个组相联映象Cache由64个存储块构成，每组包含4个存储块；主存包含4096个存储块，每块由128字组成，访存地址为字地址。
（1）一个主存地址有多少位？一个Cache地址有多少位？（2）计算主存地址格式中，区号、组号、块号和块内地址字段的位数。
解：(1 主存4096块----12位, 每块128字----7位, 共19位Cache 64块----6位, 每块128字----7位, 共13位(2 主存区数 = 主存块数 / Cache块数 = 4096 / 64 =64个区---- 6位区内组数 = Cache块数 / 组内块数 = 64 / 4 =16个组---- 4位组内块数为4 ----2位块内地址为7位(字地址，每块128字主存地址格式如下：6位 6位 2位 7位区号组号组内块号块内地址6. 有一个16KB 4路组相联Cache的32位微处理器，假定该Cache的块为4个32位的字。
（1）画出该Cache的结构逻辑图，指出主存地址的不同字段的作用。
（2）主存地址为ABCDE8F8的单元在Cache中的什么位置。
解：(1 Cache容量为16KB，地址14位; 采用4路组相联结构，块地址2位；块长为4个字，块内地址2位；每个字32位(4个字节，字内字节地址2位。
由(2知主存地址为32位，则区号为32-14 = 18位。
则逻辑结构图如下：（2）主存地址单元ABCDE8F8的二进制表示为：1010 1011 1100 1101 1110 1000 11110 1000Cache地址为：10 1000 11110 10007. 有一个”Cache-主存”存储层次。
主存共分为8个块(0～7，Cache为4个块(0～3，采用组相联映象，组内块数为2块，采用LRU(近期最少使用法的替换算法。
（1）画出主存、Cache地址的各字段对应关系；（2）画出主存、Cache空间块的映象对应关系的示意图；（3）对于如下主存块地址流：1、2、4、1、3、7、0、1、2、5、4、6、4、7、2，设主存中的內容在初始化时未装入Cache中，写出随时间的Cache中各块的使用情况;指出块失效又发生块争用的时刻;求出此期间Cache的命中率。
解：(1 主存、Cache地址的各字段对应关系如下：(2 主存的第0和第1块映射到Cache的第0和第1块；主存的第2和第3块映射到Cache的第2和第3块；主存的第4和第5块映射到Cache的第0和第1块；主存的第6和第7块映射到Cache的第2和第3块。
如下图所示：(3 Cache 中各块的使用状况如下图所示：块失效又发生块争用的时刻为：6、7、9、10、11、12、14、15。
Cache命中3次,在此期间Cache的命中率为：H = 3 / 15 = 0.2。
8. 某一存储器系统如下图所示，问它们的存储容量各是多少？RAM和EPROM存储器地址分配范围各是多少？解：该存储系统由一片EPROM芯片和一片RAM组成，由集成译码电路74LS138进行片选译码。
EPROM芯片片内地址线12条为A0～A11，直接同8088的地址线A0～A11相连(注意，这里的地址线已从双重总线AD0～AD15，A16/S3～A19/S6中分离出来；另外，由于图中采用控制线IO/M，因此CPU必然为8088。
8088的高8位地址线A12～A19参加片外译码。
按74LS138的工作要求G1必须为高电平，G2A、G2B为低电平，则A19～A15=11111，EPROM的CE 同74LS138的Y5相接，A14A13A12=101，由此可得本题中EPROM的地址范围11111101000000000000～11111101111111111111即FD000H～FDFFFH，容量为4KB。
而RAM芯片内地址线11条为A0～A10，直接同8088的地址线A0～A10相连，8088的高8位地址线A12～A19参加片外译码。
这里必须注意，CPU的A11未参加RAM的片内和片外的译码，是一个任选项，是0是1都可以。
这里RAM的CS同74LS138的Y1相连。
A14A13A12=001，由此可得本题中RAM的地址范围为11111001X00000000000～11111001X11111111111，这样RAM的地址范围有2个，当A11=0时，地址范围为F9000H～F97FFH和F9800H～F9FFFH，存在“地址重叠”。
这里还需说明的是RAM芯片的CS、OE同74LS138的Y1相连，RAM芯片的WE同“非与门”(或门的输出端相连。
这样，当CS为低电平选中RAM，同时OE为低电平，此时对RAM的读写取决于WE。
当进行存储器读操作时，IO/ M=“L”，WR=“H”，或门输出为高电平，RAM 的WE=“H”。
由6116的工作方式表可知WE=“L”，OE=“L”为读操作；当进行存储器写操作时，IO / M=L，WR=“L”，OE=“L”。
由6116的工作方式表可知WE=“L”，OE=X(不管是“H”是“L”都为写操作。
EPROM的地址范围为FD000H～FDFFFH，存储容量为4KB；RAM的地址范围为F9000H～F97FFH或F9800H～F9FFFH，存储容量为2KB。
由于A11未参加译码，因而有地址重叠，一个内存单元有2个地址对应。
9. 使用6116、2732和74LS138译码器构成一个存储容量为12KB ROM（00000H～02FFFH）、8KB RAM（03000H～04FFFH）的存储系统。
系统地址总线为20位，数据总线为8位。
解：①译码地址线安排：2732的容量为4K×8位存储器芯片，有12条地址线，12KB ROM需采用3片2732。
6116的容量为2K×8位存储器芯片，有11条地址线，8KB RAM需采用4片6116。
ROM有片外译码的地址线为8条，RAM有片外译码的地址线为9条。
采用74LS138译码，每个输出端对应4KB 地址范围，对于6116的A11还需进行二次译码。
②列出地址范围：、在固定爬梯处上下；爬梯上必须正确设置生命线，施工人员上到指定点后，必须连接生命线方可移动。
6、0放到安装位置的檩条，应按图纸要求连接妥当。
防止遗忘连接或孔太大连接不牢，高空作业时失衡。
动火时确信无可燃物；六、1、 4、0装货时应有专业指挥员制定详细的装货方案，必要时制作牢固的存放架。
抬运时，应控制抬货重量。
抬运面积较大物品时应防止突然倾覆。
1 0 1A19A 18 A 17 A 16 A15 A14 A13 A 12 A1 1 A 10A 9 A8 A 7 A 6 A 5 A 4tdA 3A 2 A 1 A 0EPROM11、0 安全带必须与生命线和其他可靠结构牢固0维修时，必须两人以上才能上屋面，必须有有效的4、 吊机统一指挥； 吊机操作三、 高空坠落物品安全管理规定 1、正确1 1 1连接2、屋面施工须谨慎；屋面施工人员必须使用生命线。
3、生命线的设置和使用必须规范和合格；生命线由水平生命线、防高空坠落的救助措施。
二、起重作业安全管理规定1、吊钩、吊索每天检查两次；每天者只听从一人指挥，不得七嘴八舌，指挥员必须正确使用口语和手语指挥。
5、吊臂或吊物下严禁有佩戴安全帽；进入工地必须正确佩戴安全帽穿工作鞋。