数电实验三综述
数电实验三报告总结
数电实验三报告总结
实验三就是检验D触发器的特性，设计并不难，只要找到D触发器的集成块，然后按引脚进行接线就可以了，让老师检验的时候只要将置零置一的先讲，然后输入D，来一个脉冲，输出就变成相应的输入了。
D触发器就是跟随功能比较强，来了一个脉冲，输入是什么输出就是什么，原来学习的时候根本没有真正验证D触发器的这种功能，一直照着书本做的，书上说是什么就是什么，根本没有机会验证，现在做了这个实验，真正的了解到了D 触发器的功能。
数电实验报告
一，实验结果分析实验一：Quartus II 原理图输入法设计（2）实验名称：设计实现全加器实验任务要求：用实验内容（1）中生成的半加器模块和逻辑门设计实现一个全加器，仿真并验证其功能，并下载到实验板测试，要求用拨码开关设定输入信号，发光二极管显示输出信号。
原理图：仿真波形图：仿真波形图分析：输入a,b代表加数与被加数，输入c代表低位向本位的进位。
输出s代表本位和，输出co代表向高位的进位。
可得真值表为：实验三：用VHDL设计与实现时序逻辑电路（3）实验名称：连接8421计数器，分频器和数码管译码器实验任务要求：用VHDL语言设计实现一个带异步复位的8421码十进制计数器，分频器的分频系数为25k，并用数码管显示数字。
VHDL代码：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;entity div isport(clk1 : in std_logic;clk_out : out std_logic);end;architecture d of div issignal cnt : integer range 0 to 12499999;signal clk_tmp : std_logic;beginprocess(clk1)beginif (clk1'event and clk1='1') thenif cnt=12499999 thencnt<=0;clk_tmp<= not clk_tmp;elsecnt<=cnt+1;end if;end if;end process;clk_out<=clk_tmp;end;LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY count10 ISPORT(clk2,clear2:IN STD_LOGIC;q:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)); END count10;ARCHITECTURE count OF count10 ISSIGNAL q_temp:STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINPROCESS(clk2,clear2)BEGINIF clear2='1' THEN q_temp<="0000";ELSIF (clk2'event AND clk2='1') THENIF q_temp="1001" THENq_temp<="0000";ELSEq_temp<=q_temp+1;END IF;END IF;END PROCESS;q<=q_temp;END count;LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;ENTITY seg7 ISPORT(a:IN STD_LOGIC_VECTOR(3 DOWNTO 0); b: OUT STD_LOGIC_VECTOR(6 DOWNTO 0); cat1:OUT STD_LOGIC_VECTOR(5 DOWNTO 0) );END seg7;ARCHITECTURE show OF seg7 ISBEGINPROCESS(a)BEGINCASE a ISWHEN"0000"=>b<="1111110";WHEN"0001"=>b<="0110000";WHEN"0010"=>b<="1101101";WHEN"0011"=>b<="1111001";WHEN"0100"=>b<="0110011";WHEN"0101"=>b<="1011011";WHEN"0110"=>b<="1011111";WHEN"0111"=>b<="1110000";WHEN"1000"=>b<="1111111";WHEN"1001"=>b<="1111011";WHEN OTHERS=>B<="0000000";END CASE;END PROCESS;cat1<="111011";END show;LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;entity jishuqi8421 isport(clk,clear:IN STD_LOGIC;cout:OUT STD_LOGIC_VECTOR(6 DOWNTO 0); cat:OUT STD_LOGIC_VECTOR(5 DOWNTO 0) );end jishuqi8421;architecture ji of jishuqi8421 iscomponent div25mport(clk1 : in std_logic;clk_out : out std_logic);end component;component count10PORT(clk2,clear2:IN STD_LOGIC;q:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)); end component;component seg7PORT(a:IN STD_LOGIC_VECTOR(3 DOWNTO 0); b: OUT STD_LOGIC_VECTOR(6 DOWNTO 0); cat1:OUT STD_LOGIC_VECTOR(5 DOWNTO 0) );end component;signal c:std_logic;signal d:std_logic_vector(3 downto 0);beginu1:div port map(clk1=>clk,clk_out=>c);u2:count10 port map(clk2=>c,clear2=>clear,q=>d); u3:seg7 port map(a=>d,b=>cout,cat1=>cat);end ji;仿真波形图：（由于实际使用的50000000分频不方便仿真，仿真时使用12分频）仿真波形图分析：每隔12个时钟信号计数器的值会增加1，直到计数器的值为9时，再次返回0计数。
数电实验三-数据选择器和译码器应用
电力学院数字电路与数字逻辑院（系）：计算机科学与技术学院实验题目：数据选择器和译码器应用专业年级：学生：学号：一、实验目的和要求：1、了解并掌握集成组合电路的使用方法。
2、了解并掌握仿真（功能仿真及时序仿真）方法及验证设计正确性。
3、使用数据选择器和译码器实现特定电路。
二、实验容：1.要求用数据选择器74153和基本门设计用3个开关控制1一个电灯的电路，改变任何一个开关的状态都能控制电灯由亮变暗或由暗变亮。
（提示：用变量A、B、C表示三个开关，0、1表示通、断状态；用变量L表示灯，0、1表示灯灭、亮状态。
）画出电路的原理图，将电路下载到开发板进行验证。
根据题意画出真值表如下根据上表，可画出原理图试验现象:当开关断开的数量是奇数时,灯是亮的,除此之外是灭的.2. 人的血型有A,B,AB和O这4种，试用数据选择器74153和基本门设计一个逻辑电路，要求判断供血者和受血者关系是否符合下图的关系（提示：可用两个变量的4种组合表示供血者的血型，用另外两个变量的4种组合表示受血者的血型，用Y表示判断的结果）。
画出电路的原理图，通过仿真进行验证。
血型献血受血a b c dA 0 0 0 0B 0 1 0 1AB 1 0 1 0O 1 1 1 1真值表：a b c d Y0 0 0 0 10 0 0 1 00 0 1 0 10 0 1 1 00 1 0 0 00 1 0 1 10 1 1 0 10 1 1 1 01 0 0 0 01 0 0 1 01 0 1 0 11 0 1 1 01 1 0 0 11 1 0 1 11 1 1 0 11 1 1 1 1 根据上表，可画出原理图验证逻辑功能表，仿真结果如下3.试用集成译码器74LS138和基本门实现1位全加器，画出电路连线图，并通过仿真验证其功能。
根据题意画出真值表如下输入输出Ci A B S Co0 0 0 0 00 0 1 1 00 1 0 1 00 1 1 0 11 0 0 1 01 0 1 0 11 1 0 0 11 1 1 1 1根据上表，可画出原理图.验证逻辑功能表，仿真结果如下4.试用数据选择器74151实现1位全加器电路，画出电路连线图，并通过仿真验证其功能。
数电实验三
实验三触发器及其应用一、实验目的1、掌握基本RS、JK、D和T触发器的逻辑功能2、掌握集成触发器的逻辑功能及使用方法3、熟悉触发器之间相互转换的方法二、实验原理触发器具有两个稳定状态，用以表示逻辑状态“1”和“0”，在一定的外界信号作用下，可以从一个稳定状态翻转到另一个稳定状态，它是一个具有记忆功能的二进制信息存贮器件，是构成各种时序电路的最基本逻辑单元。
1、JK触发器在输入信号为双端的情况下，JK触发器是功能完善、使用灵活和通用性较强的一种触发器。
本实验采用74LS112双JK触发器，是下降边沿触发的边沿触发器。
引脚功能及逻辑符号如图8－2所示。
JK触发器的状态方程为Q n+1＝J Q n＋K Q nJ和K是数据输入端，是触发器状态更新的依据，若J、K有两个或两个以上输入端时，组成“与”的关系。
Q与Q为两个互补输出端。
通常把 Q＝0、Q ＝1的状态定为触发器“0”状态；而把Q＝1，Q＝0定为“1”状态。
图8－2 74LS112双JK触发器引脚排列及逻辑符号下降沿触发JK触发器的功能如表8－2表8－2注：×—任意态↓—高到低电平跳变↑—低到高电平跳变Q n（Q n）—现态 Q n+1（Q n+1 ）—次态φ—不定态JK触发器常被用作缓冲存储器，移位寄存器和计数器。
2、D触发器在输入信号为单端的情况下，D触发器用起来最为方便，其状态方程为Q n+1＝D n，其输出状态的更新发生在CP脉冲的上升沿，故又称为上升沿触发的边沿触发器，触发器的状态只取决于时钟到来前D端的状态，D触发器的应用很广，可用作数字信号的寄存，移位寄存，分频和波形发生等。
有很多种型号可供各种用途的需要而选用。
如双D 74LS74、四D 74LS175、六D 74LS174等。
图8－3 为双D 74LS74的引脚排列及逻辑符号。
功能如表8－3。
图8－3 74LS74引脚排列及逻辑符号表8－3 D触发器特性表表8－4 T触发器特性表4、触发器之间的相互转换在集成触发器的产品中，每一种触发器都有自己固定的逻辑功能。
数电实验3
深圳大学实验报告课程名称：数字电子技术实验项目名称：实验三三态门实验学院：光电工程专业：光电信息指导教师：报告人：刘恩源学号：2012170042 班级：2 实验时间：实验报告提交时间：一、实验目的与要求：1、掌握三态门逻辑功能和使用方法。
2、掌握三态门构成总线的特点和方法。
3、初步学会用示波器测量简单的数字波形。
二、实验仪器1、四2输入与非门74LS00 1片2、三态输出的四总线缓冲门74LS125 1片3、万用表4、示波器三、实验内容与步骤：1、74LS125三态门的输出负载为74LS00一个与非门输入端。
74LS00同一个与非门的另一个输入端接低电平，测试74LS125三态门三态输出、高电平输出、低电平输出的电压值。
同时测试74LS125三态输出时74LS00输出值。
2、74LS125三态输出负载为74LS00一个与非门输入端。
74LS00同一个与非门的另一个输入端接高电平，测试74LS125三态门三态输出、高电平输出、低电平输出的电压值。
同时测试74LS125三态输出时74LS00输出值。
3、用74LS125两个三态门输出构成一条总线。
使两个控制端一个为低电平，另一个为高电平。
一个三态门的输入接100kH Z信号，另一个三态门的输入接10kH Z信号。
用示波器观察三态门的输出。
PS：1、三态门74LS125的控制端EN为低电平有效。
2、用实验板上的逻辑开关输出作为被测器件作为被测器件的输入。
按入或弹出开关，则改变器件的输入电平。
四、实验接线图和实验结果1、实验内容1和内容2接线图图3.1 实验内容1和内容2接线图图中K1、K2和K3是逻辑开关输出，电压表指示电压测量点。
按入或弹出逻辑开关K3、K2、K1，则改变74LS00一个与非门输入端、74LS125三态门控制端、三态门输入端的电平。
2、当74LS00引脚2为低电平时，测试74LS125引脚3和74LS00引脚3，结果如下：3、当74LS00引脚2为高电平时，测试74LS125引脚3和74LS00引脚3，结果如下：4、用三态门构成总线接线图图3.2 三态门构成总线结果：123UA74LS125456UB74LS125K2K1CP1CP2OUT五、数据处理：1、将实验数据与真值表比较，确认三态门特性功能。
数字电路实验三
图3-3 7448管脚图
图3-4 74138管脚图
图3-5
74138的真值表
图3-6 74138的逻辑图
实验内容：
1、熟悉74LS147逻辑功能，用实验箱验证其功能并作出真值表。 2、熟悉显示译码器74LS48的逻辑功能，将其与七段数码管连接好，观 察输入BCD码时数码管显示结果并记录下来，观察LT、RBI的功能。
1 2 3 4 5 6 7 8 I4 I5 I6 I7 I8 C B GND 74147 VC C NC D I3 I2 I1 I9 A 16 15 14 13 12 11 10 9
图3-1 4线-2线编码器电路图
图3-2 74147管脚图
二、译码 译码器的逻辑功能与编码器相反，它是将每个输入的二进制代码译成对 应的输出高、低电平信号。一般有一下几类： 1、二进制译码器，一般具有n个输入端、2n个输出端和一个或多个使能 输入端。 2、码制变换器，用于一个数据的不同代码之间的相互转换如二-十进制 译码器、格雷码与二进制码之间转换的译码器等。 3、显示译码器，是用来驱动各种数字、文字或符号的显示器，如共阴 极BCD-七段显示译码器和BCD-共阳极七段显示译码器等，7447为共阳 显示译码驱动，7448为共阴显示译码驱动，其中7448的管脚图如图3-3 所示。 译码器典型应用之一是实现组合逻辑电路，比如用3线-8线译码器74138 和门电路实现1位二进制全减器等。74138的真值表和逻辑图如图3-4和 1 16 B VCC 3-5所示。
图3-1为一个由门电路实现的4线-2线编码器。 编码器分普通编码器和优先编码器：对于普通编码器，任何时刻只允 许输入一个编码信号，否则输出将发生混乱；在优先编码器中，允许 同时输入两个以上编码信号，这时只对其中优先权最高的一个进行编 码，本实验中使用的74LS147就是一个十线——四线~I9为信号输入端，A、B、C、D为信号输 出端。
数电实验报告三
数电实验报告三《数电实验报告三：基于Verilog的数字时钟设计与仿真》实验目的：本实验旨在通过使用Verilog硬件描述语言，设计并仿真一个简单的数字时钟电路，以加深对数字电路原理和Verilog语言的理解，并掌握数字时钟电路的设计与仿真方法。
实验器材：1. 计算机2. Quartus Prime软件3. ModelSim仿真工具4. FPGA开发板实验原理：数字时钟电路由时钟模块、分频模块、计数模块和显示模块组成。
时钟模块产生基准时钟信号，分频模块将基准时钟信号分频得到秒、分、时等不同频率的时钟信号，计数模块对时钟信号进行计数，显示模块将计数结果转换为数码管显示。
实验步骤：1. 使用Verilog语言编写时钟模块、分频模块、计数模块和显示模块的硬件描述代码。
2. 在Quartus Prime软件中创建一个新的项目，将Verilog代码添加到项目中，并进行综合和布线。
3. 使用ModelSim仿真工具对设计的数字时钟电路进行仿真验证，检查时钟信号的频率和计数结果的正确性。
4. 将综合和布线后的设计文件下载到FPGA开发板上，进行实际的电路验证和数码管显示效果测试。
实验结果：经过仿真验证和实际测试，设计的数字时钟电路能够准确产生秒、分、时的时钟信号，并将计数结果正确地显示在数码管上。
整个设计过程顺利完成，实现了数字时钟电路的功能。
实验总结：通过本次实验，我们深入了解了Verilog硬件描述语言的基本语法和数字时钟电路的设计原理。
掌握了使用Quartus Prime和ModelSim工具进行数字电路设计和仿真的方法，提高了对数字电路设计和Verilog语言的实际应用能力。
同时，也加深了对数字时钟电路的工作原理和设计流程的理解，为今后的数字电路设计和实验打下了坚实的基础。
数电实验总结五篇
数电实验总结五篇第一篇：数电实验总结数字电子技术是一门理论与实践密切相关的学科，如果光靠理论，我们就会学的头疼，如果借助实验，效果就不一样了，特别是数字电子技术实验，能让我们自己去验证一下书上的理论，自己去设计，这有利于培养我们的实际设计能力和动手能力。
通过数字电子技术实验, 我们不仅仅是做了几个实验,不仅要学会实验技术,更应当掌握实验方法，即用实验检验理论的方法,寻求物理量之间相互关系的方法,寻求最佳方案的方法等等，掌握这些方法比做了几个实验更为重要。
在数字电子技术实验中，我们可以根据所给的实验仪器、实验原理和一些条件要求,设计实验方案、实验步骤,画出实验电路图,然后进行测量,得出结果。
在数字电子技术实验的过程中，我们也遇到了各种各样的问题，针对出现的问题我们会采取相应的措施去解决，比如：1、线路不通——运用逻辑笔去检查导线是否可用；2、芯片损坏——运用芯片检测仪器检测芯片是否正常可用以及它的类型；3、在一些实验中会使用到示波器，这就要求我们能够正确、熟悉地使用示波器，通过学习我们学会了如何调节仪器使波形便于观察，如何在示波器上读出相关参数，如在最后的考试实验《555时基电路及其应用》中，我们能够读出多谐振荡器的Tpl、Tph和单稳态触发器的暂态时间Tw，还有有时是因为接入线的问题，此时可以通过换用原装线来解决。
同时，我们也得到了不少经验教训：1、当实验过程中若遇到问题，不要盲目的把导线全部拆掉，然后又重新连接一遍，这样不但浪费时间，而且也无法达到锻炼我们动手动脑能力的目的此时，我们应该静下心来，冷静地分析问题的所在，有可能存在哪一环节，比如实验原理不正确，或是实验电路需要修正等等，只有这样我们的能力才能有所提高。
2、在实验过程中，要学会分工协作，不能一味的自己动手或是自己一点也不参与其中。
3、在实验过程中，要互相学习，学习优秀同学的方法和长处，同时也要学会虚心向指导老师请教，当然这要建立在自己独立思考过的基础上。
数电实验三 数据选择器及其应用
实验三数据选择器及其应用一、实验目的1.通过试验的方法学习数据选择器的电路结构和特点；2.掌握数据选择器的逻辑功能及其基本应用。
二、实验设备1.数字电路试验箱2.数字万用表3.74LS00、74LS153以及基本门电路三、实验原理数据选择器（multiplexer）又称为多路开关, 是一种重要的组合逻辑部件, 它可以实现从多路数据中选择任何一路数据输出, 选择的控制由专门的端口编码决定, 称为地址码, 数据选择器可以完成很多的逻辑功能, 例如函数发生器、桶形移位器、并串转换器、波形产生器等。
1.双四选一数据选择器常见的双四选一数据选择器为TTL双极型数字集成逻辑电路74LS153, 它有两个4选1, 外形为双列直插, 引脚排列如图所示, 逻辑符号如图所示。
其中D0、D1.D2.D3为数据输入端, A0、A1为数据选择器的控制端（地址码）, 同时控制两个选择器的数据输出, 为工作状态控制端（使能端）, 74LS153的功能表见表。
图74LS000的引脚排列, 其功能表见表为。
其中:74LS153引脚图 74LS153逻辑符号74LS153功能表输入输出A1 A0 1Q 2Q0 X X 0 00 0 0 1D0 2D00 0 1 1D1 2D10 1 0 1D2 2D20 1 1 1D3 2D3四、实验内容1.测试数据选择器74LS153（双四选一数据选择器）的逻辑功能；2.设计实验3.某导弹发射场有正、副指挥各一名, 操作员两名。
当正副指挥员同时发出命令时, 只要两名操作员中有一人按下发射按钮, 即可产生一个点火信号, 将导弹发射出去, 根据此设计一个组合逻辑电路, 完成点火信号的控制。
4.实现一位全加器五、用一块74SL153及74SL00完成连接, 输入用3个开关分别代表A.B.CI,输出用2个指示灯分别代表CO、S1。
六、实验过程1.设计实验—点火信号控制器（1）列出半加半减器的真值表（2）画出卡诺图（3）降维①②A0 1B0 0 01 0 D+C（4）转化为与非门2.全加器的实现（1）列出全加全减器的真值表输入输出A B C(i-1) S CI0 0 0 0 00 0 1 1 00 1 0 1 00 1 1 0 11 0 0 1 01 0 1 0 11 1 0 0 11 1 1 1 1（2）画出卡诺图S=AB00 01 11 10C0 0 1 0 11 1 0 1 0CI=AB00 01 11 10C0 0 0 1 01 0 1 1 1 （3）降维S=A0 1B0 C1 CCI=A0 1B0 0 C1 C 13.逻辑电路设计（1）点火信号控制器5V BFACD （2）全加器&& &5V B CIS AC&。
数电实验分析总结
数电实验分析总结引言数电实验是电子信息类专业中一门重要的实验课程，通过实际操作和实验观测，帮助学生巩固和深化对数字电路原理的理论知识的理解和应用。
本文将对数电实验进行分析总结，探讨实验中遇到的问题和解决方法，以及实验结果的分析和结论。
实验一：逻辑门电路设计实验一的主要目的是通过使用逻辑门芯片，实现给定的逻辑功能。
实验中，我们需要根据所给的逻辑表达式，设计逻辑电路图，然后使用逻辑门芯片进行电路的搭建和测试。
通过实验，我们加深了对逻辑门的理解，掌握了逻辑门的合成和分解方法，并且能够通过逻辑表达式设计和实现逻辑电路。
在实验过程中，我们遇到了逻辑电路连接错误和电路网络设计问题。
通过仔细检查和调试，我们成功解决了这些问题，并最终实现了给定的逻辑功能。
实验结果表明，逻辑门芯片的使用能够大大简化电路的设计和实现过程，并提高电路的稳定性和可靠性。
实验二：触发器设计与应用实验二的主要目的是通过触发器的设计和应用，了解触发器的工作原理和性能。
实验中，我们需要使用JK触发器芯片搭建给定的状态机电路，并观察触发器在不同输入条件下的状态变化。
通过实验，我们加深了对触发器的理解，掌握了触发器的设计和应用方法，并能够通过状态转移图设计和实现状态机电路。
在实验过程中，我们遇到了触发器输入信号不稳定和触发器状态转移错误的问题。
通过仔细调试和改进，我们成功解决了这些问题，并最终实现了状态机电路的正确功能。
实验结果表明，触发器在数字电路中具有重要的作用，能够实现存储和状态转移等功能，对于数字系统的设计和实现起到关键作用。
实验三：计数器设计与应用实验三的主要目的是通过计数器的设计和应用，了解计数器的工作原理和应用场景。
实验中，我们需要使用可编程计数器芯片搭建给定的计数电路，并观察计数器在不同时钟信号下的工作状态。
通过实验，我们加深了对计数器的理解，掌握了计数器的设计和应用方法，并能够通过时序图设计和实现计数电路。
在实验过程中，我们遇到了计数器溢出和计数方向错误的问题。
数电项目实验报告(3篇)
第1篇一、实验目的1. 理解数字电路的基本概念和组成原理。
2. 掌握常用数字电路的分析方法。
3. 培养动手能力和实验技能。
4. 提高对数字电路应用的认识。
二、实验器材1. 数字电路实验箱2. 数字信号发生器3. 示波器4. 短路线5. 电阻、电容等元器件6. 连接线三、实验原理数字电路是利用数字信号进行信息处理的电路，主要包括逻辑门、触发器、计数器、寄存器等基本单元。
本实验通过搭建简单的数字电路，验证其功能，并学习数字电路的分析方法。
四、实验内容及步骤1. 逻辑门实验（1）搭建与门、或门、非门等基本逻辑门电路。
（2）使用数字信号发生器产生不同逻辑电平的信号，通过示波器观察输出波形。
（3）分析输出波形，验证逻辑门电路的正确性。
2. 触发器实验（1）搭建D触发器、JK触发器、T触发器等基本触发器电路。
（2）使用数字信号发生器产生时钟信号，通过示波器观察触发器的输出波形。
（3）分析输出波形，验证触发器电路的正确性。
3. 计数器实验（1）搭建异步计数器、同步计数器等基本计数器电路。
（2）使用数字信号发生器产生时钟信号，通过示波器观察计数器的输出波形。
（3）分析输出波形，验证计数器电路的正确性。
4. 寄存器实验（1）搭建移位寄存器、同步寄存器等基本寄存器电路。
（2）使用数字信号发生器产生时钟信号和输入信号，通过示波器观察寄存器的输出波形。
（3）分析输出波形，验证寄存器电路的正确性。
五、实验结果与分析1. 逻辑门实验通过实验，验证了与门、或门、非门等基本逻辑门电路的正确性。
实验结果表明，当输入信号满足逻辑关系时，输出信号符合预期。
2. 触发器实验通过实验，验证了D触发器、JK触发器、T触发器等基本触发器电路的正确性。
实验结果表明，触发器电路能够根据输入信号和时钟信号产生稳定的输出波形。
3. 计数器实验通过实验，验证了异步计数器、同步计数器等基本计数器电路的正确性。
实验结果表明，计数器电路能够根据输入时钟信号进行计数，并输出相应的输出波形。
数电实验-实验报告-实验三
数电实验-实验报告-实验三实验三 CMOS 门电路测试及TTL 与CMOS 接⼝设计⼀、实验⽬的·了解CMOS 门电路参数的物理意义。
·掌握CMOS 门电路参数的测试⽅。
·学会CMOS 门电路外特性的测试。
·⽐较CMOS 门与TTL 门的特点及接⼝电路设计。
⼆、实验原理CD4011是CMOS ⼆输⼊端四与⾮门。
以下是它的内部电路原理图和管脚排列图。
1、CMOS 门电路的主要参数（1）CMOS 门电路的逻辑⾼、低电平值，⾼电平V OH 为V DD ，低电平V OL 为0V 。
（2）CMOS 门电路输⼊端有保护电路和输⼊缓冲，所以多余输⼊端不允许悬空。
（3）平均传输延迟时间tpd ：t pd =（t OFF +t ON ）/2。
２、CMOS 门电路的电压传输特性：CMOS 与⾮门的电压传输特性是描述输出电压Ｖｏ随输⼊电压Ｖｉ的变化的曲线。
（如右图）。
３、TTL 电路与CMOS 电路接⼝设计：１）接⼝条件：驱动门负载门ＶＯＨ（ｍｉｎ）＞＝ＶＩＨ（ｍｉｎ）ＶＯＬ（ｍａｘ）＜＝ＶＩＬ（ｍａｘ）ＩＯＨ（ｍａｘ）＞＝ｎＩＩＨ（ｍａｘ）ＩＯＬ（ｍａｘ）＜＝ｍＩＩＬ（ｍａｘ）２）接⼝电路⽰意图３）接⼝电路设计⽅法：接⼝电路设计应根据实际要求，选择上拉电阻、三极管驱动等⽅法。
三、实验仪器１）⽰波器１台２）多功能电路实验箱１台３）数字万⽤表１台四、实验内容１.测量CD4011逻辑功能：２.平均传输延迟时间的测量三个与⾮门⾸尾相接构成环形振荡器，⽤⽰波器观测输出震荡波形，测出周期T，计算出平均传输延迟时间tpd=T/6.3.⽰波器电压传输特性曲线：⽰波器测量⽅法：输⼊正弦信号Vi （f=200Hz,Vip-p=5V,V IL =0V ）,⽰波器置X-Y 扫描。
同时X(CH1)、Y(CH2)置DC 耦合，观测并定量画出与⾮门电压传输特性曲线，⽤⽰波器⽐较法测量V OH ，V OL 。
数电实验课程总结报告（最终版）
数电实验课程总结报告（最终版）第一篇：数电实验课程总结报告（最终版）数电实验课程总结报告不知不觉，一个学期已经过去，数电实验这门课也即将结束。
回顾这个学期以来在数电实验课程中的学习，我发现自己既收获了很多，也付出了很多。
数电实验是一门结合理论并有所创新的课程。
实验一——数字集成电路功能与特性测试让我熟悉了几个常用芯片74LS247、74LS163与74LS00。
一方面数电理论课正好进行到这部分的内容，这次实验的学习让我更好的理解理论课的知识。
另一方面，在接下来的实验三中，我需要用到其中的芯片与显示电路，这为接下来的实验做好了铺垫。
实验二开始我们就与FPGA接触了。
作为一个电子信息工程专业的学生，今后的研究与学习肯定会需要使用到FPGA，所以实验二与实验三的实际应用意义是很大的。
经过简单的熟悉QuartusII软件后，我们开始了最为重要的实验三——多功能数字钟的设计。
可以说，实验三是本课程的核心所在。
实验三耗时一个多月，我们经历了一个完整的开发周期。
从数字钟功能设想到方案论证，再到软件编写与硬件焊接，再到最后的整机测试。
我投入了大量的时间与精力，最后做出了集闹钟、报时、校时、秒表、倒计时、日期显示、12——24小时制转换等功能的多功能数字钟。
在数字钟设计的过程中，我遇到了很多的问题。
一开始我是用的是纯VHDL语言编写的方案开发数字钟，可是随着功能逐渐增多，我发现语言编写并不能很容易的加减功能。
而且一旦在仿真中发现问题，我很难从源文件中查找出问题所在。
于是在离验收日期只有一个星期的时候，我毅然选择了推到重来，放弃已有的程序，重新使用顶层原理图加底层VHDL语言的方案开发。
后来的结果证明，这种方案不仅思路清晰，易于增减功能、检查错误，也能在一定程度上节约内部资源。
最后，我花了4个晚上重新编写好软件程序，花了一个晚上焊接硬件并组装调试。
这次成功的经验大大提升了我的信心，也让我懂得了敢于放弃，不怕重来的道理。
数电综合实验报告(3篇)
第1篇一、实验目的1. 巩固和加深对数字电路基本原理和电路分析方法的理解。
2. 掌握数字电路仿真工具的使用，提高设计能力和问题解决能力。
3. 通过综合实验，培养团队合作精神和实践操作能力。
二、实验内容本次实验主要分为以下几个部分：1. 组合逻辑电路设计：设计一个4位二进制加法器，并使用仿真软件进行验证。
2. 时序逻辑电路设计：设计一个4位计数器，并使用仿真软件进行验证。
3. 数字电路综合应用：设计一个数字时钟，包括秒、分、时显示，并使用仿真软件进行验证。
三、实验步骤1. 组合逻辑电路设计：（1）根据题目要求，设计一个4位二进制加法器。
（2）使用Verilog HDL语言编写代码，实现4位二进制加法器。
（3）使用ModelSim软件对加法器进行仿真，验证其功能。
2. 时序逻辑电路设计：（1）根据题目要求，设计一个4位计数器。
（2）使用Verilog HDL语言编写代码，实现4位计数器。
（3）使用ModelSim软件对计数器进行仿真，验证其功能。
3. 数字电路综合应用：（1）根据题目要求，设计一个数字时钟，包括秒、分、时显示。
（2）使用Verilog HDL语言编写代码，实现数字时钟功能。
（3）使用ModelSim软件对数字时钟进行仿真，验证其功能。
四、实验结果与分析1. 组合逻辑电路设计：通过仿真验证，所设计的4位二进制加法器能够正确实现4位二进制加法运算。
2. 时序逻辑电路设计：通过仿真验证，所设计的4位计数器能够正确实现4位计数功能。
3. 数字电路综合应用：通过仿真验证，所设计的数字时钟能够正确实现秒、分、时显示功能。
五、实验心得1. 通过本次实验，加深了对数字电路基本原理和电路分析方法的理解。
2. 掌握了数字电路仿真工具的使用，提高了设计能力和问题解决能力。
3. 培养了团队合作精神和实践操作能力。
六、实验改进建议1. 在设计组合逻辑电路时，可以考虑使用更优的电路结构，以降低功耗。
2. 在设计时序逻辑电路时，可以尝试使用不同的时序电路结构，以实现更复杂的逻辑功能。
数字电路实验的实验报告(3篇)
第1篇一、实验目的1. 理解和掌握数字电路的基本原理和组成。
2. 熟悉数字电路实验设备和仪器的基本操作。
3. 培养实际动手能力和解决问题的能力。
4. 提高对数字电路设计和调试的实践能力。
二、实验器材1. 数字电路实验箱一台2. 74LS00若干3. 74LS74若干4. 74LS138若干5. 74LS20若干6. 74LS32若干7. 电阻、电容、二极管等元器件若干8. 万用表、示波器等实验仪器三、实验内容1. 基本门电路实验（1）验证与非门、或非门、异或门等基本逻辑门的功能。
（2）设计简单的组合逻辑电路，如全加器、译码器等。
2. 触发器实验（1）验证D触发器、JK触发器、T触发器等基本触发器的功能。
（2）设计简单的时序逻辑电路，如计数器、分频器等。
3. 组合逻辑电路实验（1）设计一个简单的组合逻辑电路，如4位二进制加法器。
（2）分析电路的输入输出关系，验证电路的正确性。
4. 时序逻辑电路实验（1）设计一个简单的时序逻辑电路，如3位二进制计数器。
（2）分析电路的输入输出关系，验证电路的正确性。
5. 数字电路仿真实验（1）利用Multisim等仿真软件，设计并仿真上述实验电路。
（2）对比实际实验结果和仿真结果，分析误差原因。
四、实验步骤1. 实验前准备（1）熟悉实验内容和要求。
（2）了解实验器材的性能和操作方法。
（3）准备好实验报告所需的表格和图纸。
2. 基本门电路实验（1）搭建与非门、或非门、异或门等基本逻辑电路。
（2）使用万用表测试电路的输入输出关系，验证电路的功能。
（3）记录实验数据，分析实验结果。
3. 触发器实验（1）搭建D触发器、JK触发器、T触发器等基本触发电路。
（2）使用示波器观察触发器的输出波形，验证电路的功能。
（3）记录实验数据，分析实验结果。
4. 组合逻辑电路实验（1）设计4位二进制加法器电路。
（2）搭建电路，使用万用表测试电路的输入输出关系，验证电路的正确性。
（3）记录实验数据，分析实验结果。
数电实验实验三 组合逻辑电路
1. 测试用异或门和与非门组成的半加器的逻辑功能
如果不考虑来自低位的进位而能够实现将两个 1 位二进制数相加的电路，称为半加器，
半加器的符号如图 3-2 所示。
半加器的逻辑表达式为：
S = AB + AB = A B CO = AB
12
根据半加器的逻辑表达式可知，半加和 S 是输入 A、B 的异或，而进位 CO 则为输入 A、 B 相与，故半加器可用一个集成异或门和二个与非门组成，电路如图 3-3 所示。 （仿真图，并把仿真结果填入表中）
2. 用卡诺图或代数法化简，求出最简逻辑表达 式。
设计要求 逻辑抽象
真值表
3. 根据简化后的逻辑表达式，画出逻辑电路图。
若已知逻辑电路，欲分析组合电路的逻辑功能， 逻辑表达式
则分析步骤为：
代数法化减
卡诺图 卡诺图法化减
1. 由逻辑电路图写出各输出端的逻辑表达式。
2. 由逻辑表达式列出真值表。
最简逻辑表达式
实验三 组合逻辑电路
姓名： 赖馨兰 班级： 光信 1802 学号：1810830225
一、实验目的
1. 通过简单的组合逻辑电路设计与调试，掌握采用小规模（SSI）集成电路设计组合逻
辑电路的方法。
2. 用实验验证所设计电路的逻辑功能。
3. 熟悉、掌握各种逻辑门的应用。
二、实验原理
组合逻辑电路是最常见的逻辑电路之一，可以用一些常用的门电路来组合成具有其他功
要求：写出详细的设计过程，画出完整的控制电路图，并在实验以上选择相应的器件对 所设计的电路进行实验测试，记录实验结果。 （仿真图）（设计过程） 设计过程： 1.列真值表 设 0 为开关切断，1 为接通。L=0 为灯泡不亮，L=1 为灯泡亮，初始状态为三个开关都为断 开状态，且灯泡不亮。
暨南大学数字电子技术实验3报告
暨南⼤学数字电⼦技术实验3报告暨南⼤学本科实验报告专⽤纸课程名称数字逻辑电路实验成绩评定实验项⽬名称组合逻辑电路组装与设计测调试指导教师岭松实验项⽬编号实验项⽬类型验证型实验地点 B406学⽣学号学院电⽓信息系专业实验时间年⽉⽇下午～⽉⽇午温度℃湿度⼀．实验⽬的1.深⼊学习掌握组合逻辑电路的设计和安装⽅法。
2.进⼀步加深数字逻辑电路调测试⽅法掌握。
3.学习DS-4 型数字系统综合实验平台可编辑数字波形发⽣器组成和使⽤⽅法。
⼆．实验器件、仪器和设备1.四双输⼊与⾮门74LS00 1⽚2.四异或门74LS86 1⽚3.双4输⼊与⾮门74LS20 1⽚4.PC机（数字信号显⽰仪）5.数字万⽤表UT566.TDS－4数字系统综合实验平台7.GOS－6051⽰波器暨南⼤学本科实验报告专⽤纸(附页)三．实验步骤和测试分析1.组合逻辑电路测试⽅法介绍数字电路静态测试⽅法是：给定数字电路若⼲组静态输⼊值，测定数字电路的输出值是否正确。
数字电路状态测试的过程是在数字电路设计好后，将其安装连接成完整的线路，把线路的输⼊接到逻辑电平开关上，线路的输出接到电平指⽰灯（LED）或⽤万⽤表测量进⾏电平测试,按功能表或状态表的要求，改变输⼊状态，观察输⼊和输出之间的关系是否符合设计要求。
数字电路电平测试是测量数字电路输⼊与输出逻辑电平（电压）值是否正确的⼀种⽅法。
静态测试是检查设计与接线是否正确⽆误的重要⼀步。
数字电路动态测试⽅法是：在静态测试的基础上，按设计要求在输⼊端加动态脉冲信号，观察输出端波形是否符合设计要求，这是动态测试，动态测试的主要⽬的测试电路的频率特性（如测试电路使⽤时的频率围）等）及稳定特性等。
测试数据分析：＝5V1)要使74系列TTL集成芯⽚正确⼯作除了必须接好电源（＋VCC 和地GND）外，还必须使逻辑输⼊低电平≤0.8V（越靠近0V越好），输⼊⾼电平≥2V （越靠近5V越好），如果不按照此输⼊电平要求进⾏信号输⼊就可能损坏芯⽚或得不到正确的逻辑输出电平。
数电实验三——精选推荐
数电实验三东南大学电工电子实验中心实验报告课程名称：计算机逻辑结构及设计第三次实验实验名称：时序逻辑电路院（系）：吴健雄学院专业：姓名：学号：实验室: 实验组别：同组人员：实验时间：年月日评定成绩：审阅教师：一、实验目的1.2.3.4.5.6. 掌握时序逻辑电路的一般设计过程掌握时序逻辑电路的时延分析方法，了解时序电路对时钟信号相关参数的基本要求掌握时序逻辑电路的基本调试方法熟练使用示波器和逻辑分析仪观察波形图掌握ISE软件的使用方法掌握VHDL语言二、实验原理数字电路根据逻辑功能的不同特点，可以分成两大类，一类叫组合逻辑电路（简称组合电路），另一类叫做时序逻辑电路（简称时序电路）。
组合逻辑电路在逻辑功能上的特点是任意时刻的输出仅仅取决于该时刻的输入，与电路原来的状态无关。
而时序逻辑电路在逻辑功能上的特点是任意时刻的输出不仅取决于当时的输入信号，而且还取决于电路原来的状态，或者说，还与以前的输入有关。
常用时序逻辑器件：1. D触发器D触发器有六个端口，CP接时钟周期信号，D为信号输入端。
Q 和~Q为信号输出端，~S和~R为使能控制端。
在两个使能控制端都输入1时触发器锁存D，~R为0，~S为1时输出Q为1，反之输出Q 为0.不允许两个使能端同时为0，会造成不稳定的未知状态。
D触发器是时序逻辑电路的基本器件，主要作用是在时钟信号上升沿将D的信号输出。
2. MSI计数器计数器74161为模16计数器，其中包含两个使能端ENP和ENT，一个同步置数端~L,置数输入端D0~3，异步清零端~CLR，输出端Q0~3以及进位信号CO。
计数器在时钟的上升沿输出加1.除了74161外，还有74160、74163、74193、74197、74192等等，不同的MSI计数器有不同的特殊功能，但本质都类似，只是遵循不同的码制，清零置数方式以及增减模式而已。
计数器常用来制作分频器。
3. 移位寄存器移位寄存器74194包括工作模式控制端S1S0，置数输入端D0~3，输出端Q0~3以及串行输入端。
数电实验报告三
实验三加法器一、实验目的1、掌握用SSI器件实现全加器的方法。
2、掌握用MSI组合逻辑器件实现全加器的方法。
3、掌握集成加法器的应用。
二、实验设备及器件1、数字逻辑电路实验板1块2、74HC(LS)00（四二输入与非门）1片3、74HC(LS)86（四二输入异或门）1片4、74HC(LS)153（双四选一数据选择器）1片5、74HC(LS)283（4位二进制全加器）1片三、实验原理组合逻辑电路是数字电路中最常见的逻辑电路之一。
组合逻辑电路的特点，就是在任意时刻电路的输出仅取决于该时刻的输入信号，而与信号作用前电路所处的状态无关。
本实验是根据给定的逻辑功能，设计出实现这些功能的组合逻辑电路。
不考虑低位进位，只本位相加，称半加。
实现半加的电路，为半加器。
考虑低位进位的加法称为全加。
实现全加的电路，为全加器。
实现三个输入变量（一位二进制数）全加运算功能的电路称为1位全加器。
实现多位二进制数相加有串行多位加法和并行多位加法两种形式，其中比较简单的一种电路是采用多个1位全加器并行相加，逐位进位的方式。
实验用器件管脚介绍：1、74HC(LS)00（四二输入与非门）管脚如下图所示。
2、74HC(LS)86（四二输入异或门）管脚如下图所示。
3、74HC(LS)153（双四选一数据选择器）管脚如下图所示。
4、74HC(LS)283（4位二进制全加器）管脚如下图所示。
四、 实验内容与步骤1、用门电路实现全加器（基本命题）参照表达式S i =A i ⊕ B i ⊕C i C i+1 = ( A i ⊕B i )C i +A i B i 其中为本位和，S i 为低位向本位的进位， C i+1为本位向高位进位，设计用与非门74HC(LS)00及异或门74HC(LS)86实现1位全加器的实验电路图，搭接电路，用LED 显示其输出，并记录结果在下表：实验电路图：1--C i+1进位 2--S i 本位 3--A 输入 4--B 输入 5--C 输入将表达式反演得到C i+1=()()[]CD AB ⌝⌝⌝1= 其中D=A i ⊕ B i1、由设计的实验电路图连接电路2、依次由ABC 输入信号，观察led 的工作情况并记录注意：由于led 是低电平有效，当输出0是灯亮，输出1时灯灭。
数电实验报告3
实验报告课程名称:数字电子技术基础实验项目:经典的按键消抖实验实验仪器: Quartus II、modelsim系别:专业:学号:学生姓名:实验日期: 2015. 9成绩:指导教师:实验三经典的按键消抖实验一、实验目的1. 掌握QuartusII的硬件描述语言设计方法2. 了解同步计数器的原理及应用3. 设计一个带使能输入、进位输出及同步清零的增1四位N (N<16)进制同步计数器二、实验内容实验箱按键的硬件电路是共阳极电路，按下按键时输出到FPGA管脚的电平为低电平，松开按键时为高电平。
我们采用5ms 的定时器扫描采样FPGA管脚电平，如果连续3次为低电平时，可以认为此时按键已稳定，输出一个低电平按键信号；继续采样的过程中如果不能满足连续3次采样为低，则认为键稳定状态结束，这时输出变为高电平(连线3次采用信号相“或”)，认为按键松开。
时间间隔可以更小、采样次数更多效果可能会更好，但是增加了硬件的复杂度和资源利用。
三、实验环境软件工具：QUARTUS II 软件；开发语言：Verilog/VHDL；四、原理图五、源程序和测试脚本代码1、源程序module keycheck(clk,rst_n,key,led);input clk;input rst_n;input key;output reg led;reg[3:0]keyr;always@(posedge clk or negedge rst_n) if (! rst_n)keyr <=4'b1111;else keyr<={keyr[2:0],key};wire key_pos=keyr[2]&~keyr[3];wire key_neg=~keyr[2]&keyr[3];reg[19:0] cnt;always@(posedge clk or negedge rst_n)if (! rst_n)cnt<=20'd0;else if(key_pos||key_neg)cnt <=20'd0;else if(cnt<20'd999_999)cnt <=cnt + 1'b1;else cnt <=20'd0;reg[1:0]key_value;always@(posedge clk or negedge rst_n)if (! rst_n)key_value[0]<=1'b1;else if(cnt==20'd999_999)key_value[0]<=keyr[3];always@(posedge clk or negedge rst_n)if (! rst_n)key_value[1] <=1'b1;else key_value[1] <=key_value[0];wire led_ctrl=~key_value[0]&key_value[1];always@(posedge clk or negedge rst_n)if (! rst_n)led <=1'b0;else if(led_ctrl)led <=~led;Endmodule2、测试脚本代码`timescale 1 ns/ 1 psmodule keycheck_vlg_tst();// constants// general purpose registers// test vector input registersreg clk;reg key;reg rst_n;// wireswire led;// assign statements (if any)keycheck i1 (// port map - connection between master ports and signals/registers .clk(clk),.key(key),.led(led),.rst_n(rst_n));initialbegin$monitor($time,"led value=%b\n",led);rst_n=0;clk=0;key=1;#1000;@(posedge clk);rst_n=1;#10_000_000;key_jitter(1);#50_000_000;key_jitter(0);#50_000_000;key_jitter(1);#50_000_000;key_jitter(0);#50_000_000;key_jitter(1);#50_000_000;$stop;endalways #10clk=~clk; task key_jitter; input vin;beginkey=0;#3_000;key=1;#2_000;key=0;#5_000;key=1;#1_000;key=0;#1_000;key=1;#1_000;key=vin;endendtask endmodule六、仿真结果图七、实验总结1. 48MHz的系统晶振时钟频率经模240,000的计数器，得到的进位cout，其频率为200Hz，也可以使用其计数值的最高位Q[17]作为消抖模块的时钟信号。
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湘潭大学实验报告课程名称数学逻辑与数字电路实验名称时序电路实验——计数器和移位寄存器_ 页数 6 专业计算机科学与技术班级_ 二班_学号2014551442 姓名肖尧实验日期_ 2016/5/14_一、实验目的1.验证同步十六位计数器的功能。
2.设计一个8位双向移位寄存器，理解移位寄存器的工作原理，掌握串入/并出端口控制的描述方法。
3.进一步熟悉Quartus II的Verilog HDL文本设计流程，掌握组合电路的设计仿真和硬件测试。
4.初步掌握Quartus II基于LPM宏模块的设计流程与方法，并由此引出基于LPM模块的许多其他实用数学系统的自动设计技术。
二、实验要求1.用Quartus II的Verilog HDL进行计数器的设计与仿真2.用LPM宏模块设计计数器。
3.用Quartus II的Verilog HDL进行8位双向移位寄存器设计4.在实验系统上进行硬件测试，验证这两个设计的功能。
5.写出实验报告。
三、实验原理计数器能记忆脉冲的个数，主要用于定时、分频、产生节拍脉冲及进行数字运算等。
加法计数器每输入一个CP脉冲，加法计数器的计数值加1.十六进制计数即从0000一直计数到1111；当计数到1111时，若再来一个CP脉冲，则回到0000，同时产生进位1。
同步十六进制计数器设计采用if-else语句对计数器的输出分别进行赋值，能实现对输入脉冲的计数，并具有使能和异步清零功能。
移位寄存器不仅具有存储代码的功能，而且在移位脉冲作用下，还有左移、右移等功能。
设计一个8位二进制双向移位寄存器，能实现数据保持、右移、左移、并行置入和并行输出等功能。
移位寄存器有三种输入方式：8位并行输入、1位左移串行输入、1位右移串行输入；有一种输出方式：8位并行输出。
双向移位寄存器工作过程如下：（1）当1位数据从左移串行输入端输入时，首先进入内部寄存器最高位，并在并行输出口最高位输出，后由同步时钟的上升沿触发向左移位。
（2）当1位数据从右移串行输入端输入时，首先进入内部寄存器最低位，并在并行输出口最低位输出，后由同步时钟的上升沿触发向右移位。
四、实验内容1.利用Quartus II完成计数器、8位双向移位寄存器的文本编辑输入和仿真测试，给出仿真波形。
2. 用LPM宏模块设计计数器3.给他们进行引脚锁定，然后硬件下载测试。
五、实验环境与设备Quartus II以及进行硬件测试的实验箱。
六、实验代码设计（含符号说明）计数器Verilog HDL设计：module count(en,clk,clr,cout,outy);input en,clk,clr;//en为使能输入，clk为时钟变量，clr为清零标志output [3:0] outy;//输出结果output cout;//进位标志输出reg [3:0] outy;always @ (posedge clk or posedge clr)beginif(clr) outy <= 4'b0000;else if(en)begin if(outy==4'b1111) outy <= 4'b0000;else outy <= outy+1'b1;endendassign cout=((outy==4'b1111)&en) ? 1 : 0;endmodulemodule decl7s(a,led7s);input [3:0] a;//4位2进制输入output [6:0] led7s;//用七位译码管显示四位二进制的值reg [6:0] led7s;//输出需要定义为regalways @(a)case(a)4'b0000:led7s<=7'b0111111;4'b0001:led7s<=7'b0000110;4'b0010:led7s<=7'b1011011;4'b0011:led7s<=7'b1001111;4'b0100:led7s<=7'b1100110;4'b0101:led7s<=7'b1101101;4'b0110:led7s<=7'b1111101;4'b0111:led7s<=7'b0000111;4'b1000:led7s<=7'b1111111;4'b1001:led7s<=7'b1101111;4'b1010:led7s<=7'b1110111;4'b1011:led7s<=7'b1111100;4'b1100:led7s<=7'b0111001;4'b1101:led7s<=7'b1011110;4'b1110:led7s<=7'b1111001;4'b1111:led7s<=7'b1110001;default:led7s<=7'b0000000;endcaseendmodule我的引脚锁定情况为：如下图计数器基于LPM模块设计：module decl7s(a,led7s);input [3:0] a;//4位2进制输入output [6:0] led7s;//用七位译码管显示四位二进制的值reg [6:0] led7s;//输出需要定义为regalways @(a)case(a)4'b0000:led7s<=7'b0111111;4'b0001:led7s<=7'b0000110;4'b0010:led7s<=7'b1011011;4'b0011:led7s<=7'b1001111;4'b0100:led7s<=7'b1100110;4'b0101:led7s<=7'b1101101;4'b0110:led7s<=7'b1111101;4'b0111:led7s<=7'b0000111;4'b1000:led7s<=7'b1111111;4'b1001:led7s<=7'b1101111;4'b1010:led7s<=7'b1110111;4'b1011:led7s<=7'b1111100;4'b1100:led7s<=7'b0111001;4'b1101:led7s<=7'b1011110;4'b1110:led7s<=7'b1111001;4'b1111:led7s<=7'b1110001;default:led7s<=7'b0000000;endcaseendmodule我的引脚锁定情况为：如下图移位寄存器代码设计如下：module shift2_register8(clr,clk,srsi,slsi,din,dout,s);input clr,clk,srsi,slsi;//clr为清零标志，clk为时钟变量，srsi为右移输入，slsi为左移输入input [7:0]din;//待移位的8位二进制输入input [1:0]s;//选择控制变量output [7:0]dout;//输出变化情况reg [7:0]dout;//输出要先定义regalways @ (negedge clr or posedge clk)beginif(!clr) dout <= 8'b00000000;else if(s == 2'b01)begindout[0] <= dout[1];dout[1] <= dout[2];dout[2] <= dout[3];dout[3] <= dout[4];dout[4] <= dout[5];dout[5] <= dout[6];dout[6] <= dout[7];dout[7] <= slsi;endelse if(s == 2'b10)begindout[7] <= dout[6];dout[6] <= dout[5];dout[5] <= dout[4];dout[4] <= dout[3];dout[3] <= dout[2];dout[2] <= dout[1];dout[1] <= dout[0];dout[0] <= srsi;endelse if(s == 2'b11)dout[7:0] = din[7:0];endendmodule我的引脚锁定为：七、实验检验与测试计数器Verilog HDL设计无错误，存在五个警告，可运行进行数据测试：计数器基于LPM模块设计无错误，存在四个警告，可运行进行数据测试：移位寄存器代码设计无错误，存在四个警告，可运行进行数据测试：八、测试数据计数器Verilog HDL设计数据测试（仿真）情况如下：由于此实验结果是在7位译码管显示，仿真结果有所偏差，可在试验箱上进行下载进行更为直观的数据测试，试验箱测试成功。
计数器基于LPM模块设计数据测试（仿真）情况如下：由于此实验结果是在7位译码管显示，仿真结果有所偏差，可在试验箱上进行下载进行更为直观的数据测试，试验箱测试成功。
移位寄存器数据测试（仿真）情况如下：可知数据测试成功，该实验成功，可在试验箱上进行下载进行更为直观的数据测试，试验箱测试成功。
九、实验过程中出现的问题及处理情况（包括实验现象、原因分析、排故障的方法等）1.在进行计数器实验的时候不明白其做法，似乎前面一般就已经完成了本次实验目的，解决方法：在助教的帮助下明白，本次试验是用两种方法完成同一个功能，需要自行领悟两种方法之间的区别。
2.试验箱内部有问题，现象和仿真不相符，解决方法：换引脚绑定，在另外的译码管上进行显示。
3.第二种模块化实现的方式不太明白，按照书本操作完成该次实验，但是不太明白其真实含义，待解决。