CANDENCE原理图库设计指南

Cadence原理图库的制作及使用(二)

Cadence原理图库的制作及使用（二）在上一节中，我们讲述了一种原理图库的制作方法：使用封装编辑器创建封装，然后生成符号。

在本节内容当中，我们将要讲述另外一种制作方法：先创建符号，然后由符号得到封装。

本节将要讲述另外一种方法：从符号得出封装。

根据前面章节叙述的内容首先创建一个库项目，进入如图5_33所示界面。

5_33然后点击“File/Change Product”，进入如图5_34所示界面，选择“Allegro PCB Librarian 610（PCB Librarian Expert）”选项，点击确定，完成设计模块的选择。

5_34单击图5_33中“Part Developer”，进入库设计软件界面，如图5_35所示。

5_35选择File菜单中的New/Cell选项，出现如图5_36所示对话框。

5_36有些元件有多个相同的功能组，需要创建单个功能组的符号和整个元件的符号以方便原理图设计，满足设计的不同需求。

创建符号的方法如下：1、输入sizeable管脚并通过符号编辑器创建符号；2、创建封装；3、创建必要的通道；4、通过拷贝sym_1来创建sym_2；5、确定sym_2的SIZE属性并添加HAS_FIXED_SIZE 属性。

在“Cell”对应的空白栏处输入元件库的名称，自己可以随意写，但是最好用和芯片信息相关的名字，比如可以用元件型号命名，例如要制作74HC04的原理图元件库，在空白栏处输入74HC04，单击确定，出现如图5_37所示界面。

5_37选择左边项目栏中的symbols选项，右键点击弹出如图5_38所示界面。

5_38选择弹出菜单中的“New”选项，左键点击之后界面如图5_39所示。

5_39在右边界面当中选择“symbol pins”选项卡，界面如图5_40所示。

5_40左键点击“Pins”选项卡，弹出如图5_41 所示菜单。

选择“Add”选项，打开如图5_42所示界面。

5_415_42在该例子中，我们选择【Sizeable】单选框，74HC04芯片有一个输入管脚A，一个输出管脚Y，共有六个slots。

第二章Cadence的原理图设计

第二章 Cadence的原理图设计2.1Design Entry CIS软件概述Cadence软件系统有两套电路原理图的设计工具，一套是Design Entry HDL，另一套就是我们马上要开始学习的Design Entry CIS。

其中Design Entry HDL 是Cadence公司原本的原理图设计软件，可以用于芯片电路和板级电路的设计，其长处在于可以把芯片的电路原理图和板级电路原理图结合在一起，进行综合设计；而Design Entry CIS主要用于常规的板级电路设计，Design Entry CIS原本是OrCAD公司的产品，OrCAD公司后来被Cadence公司收购，于是Design Entry CIS也就成了Cadence公司的另一套电路原理图设计软件。

Design Entry CIS原理图设计软件的特点是直观、易学、易用，在业界有很高的知名度，利用Design Entry CIS原理图设计软件可以进行简单的（只有单张图纸构成的）电路原理图设计，也可以进行（由多张图纸拼接而成的）平坦式电路原理图设计，还可以进行（多张图纸按一定层次关系构成的）层次式电路原理图设计。

在本章中，我们首先学习简单的电路原理图设计，然后再学习较为复杂的平坦式和层次式电路原理图设计。

我们将围绕一块非常简单的STC系列单片机下载电路板，学习简单电路原理图的设计，同时在此过程中，还将学习到USB转UART串行口、STC系列单片机下载电路等方面的知识。

接着，我们将围绕一块ARM-7核心实验板，进行平坦式和层次式电路原理图的设计，而该核心板是配套于ARM-7实验箱。

在此过程中我们还将学习到嵌入式技术等方面的知识。

2.2初识Design Entry CIS一．启动Design Entry CIS我们在电脑上点击“开始→所有程序→Cadence SPB 16.2→Design Entry CIS”，如下图所示：图2-1 启动Design Entry CIS这时将弹出如下对话框：图2-2 选择工作内容在这里我们选择“OrCAD Capture CIS”一项，点击“OK”按钮后，就实际启动了Design Entry CIS，出现如下界面：图2-3 OrCAD Capture CIS软件界面与大多数软件一样，OrCAD Capture CIS软件也是以项目方式管理我们的设计文件的。

CADENCE原理图与PCB设计说明

CADENCE原理图与PCB设计说明内部资料请勿外传CADENCE原理图与PCB设计说明（第1版）⽬录⽬录序⾔ (1)第⼀章系统简介 (2)1.1 系统组成 (2)1.1.1 库 (2)1.1.2 原理图输⼊ (2)1.1.3 设计转换和修改管理 (2)1.1.4 物理设计与加⼯数据的⽣成 (3)1.1.5 ⾼速PCB规划设计环境 (3)1.2 Cadence设计流程 (3)第⼆章Cadence安装 (4)2.1安装步骤 (4)2.2 LICENSE设置 (7)2.3 库映射 (7)2.4 修改cds.lib⽂件，设置原理图库： (8)2.5 编辑ENV⽂件，设置PCB库： (9)第三章CADENCE库管理 (11)3.1 中兴EDA库管理系统 (11)3.2 CADENCE库结构 (13)3.2.1 原理图（Concept HDL）库结构： (13)3.2.2 PCB库结构： (13)第四章项⽬管理器 (15)4.1 项⽬管理的概念 (15)4.2 创建或打开⼀个项⽬ (15)4.3 原理图库的添加： (16)4.4 填写设计（Design）名称 (17)4.5 增加新的Design(设计) (18)- I -CADENCE原理图与PCB设计说明4.6 项⽬的⽬录结构 (18)第五章原理图设计 (20)5.1 图纸版⾯设置 (20)5.1.1 图纸统⼀格式设置 (20)5.1.2 栅格设置 (22)5.2Concept-HDL的启动 (23)5.3添加元件 (24)5.3.1 逻辑⽅式添加器件 (24)5.3.2 物理⽅式添加器件 (25)5.4画线 (26)5.4.1 Draw⽅式 (26)5.4.2 Route⽅式 (27)5.5 添加信号名 (27)5.6 画总线 (28)5.7 信号名命名规则 (29)5.8 元件位号 (31)5.8.1 元件位号⼿⼯标注 (31)5.8.2 元件位号的⾃动标注 (32)5.8.3 元件位号的⾃动排序 (33)5.9 Cadence属性 (34)5.10 组操作 (36)5.10.1 组定义: (36)5.10.2 组命名 (36)5.10.3 组操作 (37)5.11 常⽤命令 (38)5.11.1 常⽤的快捷键 (38)5.11.2 检查连接关系 (39)5.11.3 点画命令 (39)5.11.4 查找元件和⽹络 (39)5.11.5 两个不同⽹络名的⽹络连接的⽅法 (40)5.11.6 错误检查 (40)5.11.7 检查Cadence原理图单个⽹络名 (40)- II -⽬录5.11.8 对隐藏了电源和地腿的器件定义电源和地信号 (41)5.12 增加新的原理图页 (41)5.13 原理图多页⾯操作 (42)5.14 信号的页区位置交叉标注（Cross Reference） (42)5.14.1 信号的页区位置交叉标注（Cross Reference）的作⽤ (42) 5.14.2 交叉标注需注意的⼏点： (43)5.14.3 信号的交叉标注（Cross Refrence）的⽅法 (43)5.14.4 层次设计中出模块信号的交叉标注 (43)5.14.5 出页信号的交叉标注的要求 (44)5.15 在不同的project下实现原理图拷贝 (44)5.16 打印图纸 (47)5.17 ⾃动⽣成料单 (48)5.18 原理图归档 (50)5.19 原理图评审 (51)第六章从原理图到PCB (52)6.1从原理图到PCB的实现 (52)6.1 .1 原理图到PCB的转换过程： (52)第七章PCB设计 (55)7.1 导⼊数据 (55)7.2 Allegro⽤户界⾯ (55)7.2.1 控制⾯板的作⽤ (56)7.2.2 ⼯具栏的显⽰ (57)7.3 Layout准备 (58)7.3.1 创建PCB图的物理外形 (58)7.3.1.2 在Allegro界⾯下创建板外框： (61) 7.3.2 设置板图尺⼨参数 (62)7.3.3 设置版图的栅格值： (63)7.3.4 设置板图选项 (63)7.3.5 设置PCB板的叠层 (64)7.3.6 设置约束条件 (65)7.3.6.1 设置板的缺省间距： (65)- III -CADENCE原理图与PCB设计说明7.3.6.2 设置扩展的距离规则 (66)7.3.6.3 设置扩展的物理规则 (69)7.3.6.4 编辑属性 (69)7.3.7 可视性和颜⾊设置 (70)7.4 PCB布局 (70)7.5 PCB布线： (73)7.6 添加过孔和替换过孔 (74)7.6.1 添加过孔 (74)7.6.2 替换过孔 (75)7.7 优化⾛线 (76)7.8 覆铜处理 (77)7.8.1 阴版覆铜 (77)7.8.2 阳版覆铜 (78)7.9 分割电源平⾯ (80)7.10 位号标注 (83)7.11 加测试点 (83)7.12 DRC检查 (83)7.13 ⽣成报告⽂件 (84)7.14 V ALOR检查 (85)7.15 ⽣成光绘⽂件和钻孔⽂件 (85)7.15.1 ⽣成光圈⽂件（art-aper.txt），即D码表 (85)7.15.2 ⽣成钻孔⽂件 (86)7.15.3 ⽣成光绘⽂件 (86)7.15.3.1 在Artwork中加⼊所需的层 (86)7.15.3.2 ⽣成光绘⽂件 (90)7.16 PCB评审 (93)第⼋章公司的PCB设计规范 (94)- IV -序⾔序⾔Cadence软件是我们公司统⼀使⽤的原理图设计、PCB设计、⾼速仿真的EDA⼯具。

cadence的原理图库设计..

ZTE 中兴
然后点击 “ Specify Footprint” 在 “ JEDEC_TYPE” 选项中输入对应ＰＣＢ的物理封装。如：“DIP20” 这里也可不填，在下面 part_table 中填。
GO ON
ZTE 中兴
然后点击 “ Physical Pin Mapping” 然后选择 Add Manually ，点击 Pin Numbers ，在 “ Numeric” 选项中输入“1-20”。 APPLY 这里如果在上页中加入了 jedec_type 的封装名则 extract from footprint 直接取出管脚。
ZTE 中兴
接下来定义一个器件封装（package）：右键点击“ packages” ，选择 “ new” ，在 “ Specify Pack Type “选项中封装类型，如“DIP”。在Reference Designator 选择中选择一种元件类型。如 “D”。(设计者应严格按照原理图设计规范中规定的各种元件对应的文字符号来添入此选项）在下面属性中加入一条： body_name，值和上面的 physical part相同（为了原理图反标的正确性）
ZTE 中兴
可以在这里编辑所有pin的位置。完成后再进入 concept-HDL中。
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在 concept-HDL 中编辑 “ symbol” 时要注意选择 Tools/options/grid 大家在作库的时候应该保持 “ GRID” 的设置一致。将 “SYMBOL”和 “GRID” 的两项设置统一为 0.05(50mil) 和 2(100mil)。这样，在作原理图时就不必再改变“GRID”，作出的原理图就会清晰、规范。

cadence入门指导

Cadence基本操作--Carfic文介绍C adence软件的入门学习，原理图的创建过程，本教程适合与初学着，讲得尽量的详细和简单，按照给出的步骤可以完全的从头到尾走一遍，本教程以最简单的共源放大器为例。

打开终端，进入文件夹目录，输入icfb &或者virtuoso&启动软件。

1.原理图绘制1.点击Tools的Library Manager，如图1图12.下一步，建立新的库File-New-Library，在name处取新库的名字（图2），并关联相应的工艺库，这次关联的工艺库是tsmc18rf（见图3，4）。

图2图3 图43.接下来在，新建库（CS）下面建立原理图，在manager中点击新建的库，再点击File-New-Cell View，并取名字，此处仍取名cs（图5）。

出现原理图（图6）图5 图6接下来可以进行原理图绘制，首先介绍几个快捷键：F：调节界面至最全最合适模式M：移动器件I：加入器件Q：调整器件参数W：连线C：复制器件R：旋转器件，在移动，复制和加器件的时候可以使用X：保存电路并且检查是否有error和warningL：给线标注名字，名字相同即相连，尽量不要取关键字的名字，如vdd！，gnd！等P：加pin脚，在做symbol的时候使用，pin的名字和线的名字一样的时候，默认相连接。

E：进入symbol下一层电路shift+M：移动器件不会影响线shift+W：粗线shift+R：镜像器件ctrl + E：返回上一层电路图4.第一步，先按I（图7），再选择tsmc18rf库，在cell找nmos2v（在此工艺下的器件名，有些工艺是nch），并在view选择symbol，即可添加（图8）。

图7图8同样，可以加入此工艺库下的pmos，电阻和电容等，在简单仿真的时候，除晶体管外的元件（电压源，电流源）可以使用虚拟模拟元件，都在在analogLib下面。

以添加DC电压源步骤为例，按I，再选择analogLib库，在cell中找到vdc，并在view选择symbol（图9）。

Candence原理图库设计指南

原理图库设计一，工具及库文件目录结构目前公司EDA库是基于Cadence设计平台，Cadence提供Part Developer库开发工具供大家建原理图库使用。

Cadence 的元件库必具备如下文件目录结构为：Library----------cell----------view(包括Sym_1,Entity,Chips,Part-table)Sym_1:存放元件符号Entity:存放元件端口的高层语言描述Chips:存放元件的物理封装说明和属性Part-table:存放元件的附加属性，用于构造企业特定部件我们可以通过定义或修改上述几个文件的内容来创建和修改一个元件库，但通过以下几个步骤来创建元件库则更直观可靠一些。

二，原理图库建库参考标准1,Q/ZX 04.104.1电路原理图设计规范－Cadence元器件原理图库建库要求该标准规定了元件库的分类基本要求和划分规则，元器件原理图符号单元命名基本要求和规则，元器件原理图符号单元图形绘制基本要求和规则。

2， Q/ZX 04.125 EDA模块设计规范此标准规定了全公司基于Cadence设计平台的EDA模块库的设计标准。

3， Q/ZX 73.1151 EDA库管理办法此标准规定了公司统一的基于Cadence设计平台的元器件原理图库,封装库,仿真库和相应PCBA DFM评审辅助软件VALOR的VPL库及相应的元器件资料的管理办法。

从此标准中我们可以知道VPL建库流程，建库过程的各项职责以及VPL库的验证，维护等管理办法。

4， Q/ZX 73.1161 EDA模块库管理办法此标准规定了全公司基于Cadence设计平台的EDA模块库的管理办法。

三，原理图库建库step by step第一步，建库准备在打开或新建的Project Manager中，如图示，打开Part Developer。

然后出现如下画面，点击Create New,下图新菜单中提示大家选择库目录，新建库元件名称。

cadence入门指导

Cadence基本操作--Carfic文介绍C adence软件的入门学习，原理图的创建过程，本教程适合与初学着，讲得尽量的详细和简单，按照给出的步骤可以完全的从头到尾走一遍，本教程以最简单的共源放大器为例。

打开终端，进入文件夹目录，输入icfb &或者virtuoso&启动软件。

1.原理图绘制1.点击Tools的Library Manager，如图1图12.下一步，建立新的库File-New-Library，在name处取新库的名字（图2），并关联相应的工艺库，这次关联的工艺库是tsmc18rf（见图3，4）。

图2图3 图43.接下来在，新建库（CS）下面建立原理图，在manager中点击新建的库，再点击File-New-Cell View，并取名字，此处仍取名cs（图5）。

出现原理图（图6）图5 图6接下来可以进行原理图绘制，首先介绍几个快捷键：F：调节界面至最全最合适模式M：移动器件I：加入器件Q：调整器件参数W：连线C：复制器件R：旋转器件，在移动，复制和加器件的时候可以使用X：保存电路并且检查是否有error和warningL：给线标注名字，名字相同即相连，尽量不要取关键字的名字，如vdd！，gnd！等P：加pin脚，在做symbol的时候使用，pin的名字和线的名字一样的时候，默认相连接。

E：进入symbol下一层电路shift+M：移动器件不会影响线shift+W：粗线shift+R：镜像器件ctrl + E：返回上一层电路图4.第一步，先按I（图7），再选择tsmc18rf库，在cell找nmos2v（在此工艺下的器件名，有些工艺是nch），并在view选择symbol，即可添加（图8）。

图7图8同样，可以加入此工艺库下的pmos，电阻和电容等，在简单仿真的时候，除晶体管外的元件（电压源，电流源）可以使用虚拟模拟元件，都在在analogLib下面。

以添加DC电压源步骤为例，按I，再选择analogLib库，在cell中找到vdc，并在view选择symbol（图9）。

cadence的原理图库设计

接下来要检验您所创建的元件是否可用。也就是说要进行测试。那么测试方法是在 Concept-HDL 中调用一个完成的元件（74LVT574）。存盘后打包（此时可将Update Allegro Board选项关掉），然后在工程（Project）主界面上运行 “Layout”启动“Allegro”. “Allegro”启动后,首先在 “BOARD GEOMETRY/OUTLINE”层上作一个“OUTLINE”，然后选择FILE/IMPORT/LOGIC/Concept-HDL.接着选择 Place/Quickplace/Place/ok你将会看到该器件的封装！
cell
CADENCE 原理图库结构
symbol.css file 符号图形文件 verilog.v file 包含端口列表 chips.prt file 器件特征及物理封装等信息 part.ptf file 器件附加属性文件 verilog.v file 功能上的仿真模型文件
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电源和地管脚单独体现在另一个符号上
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如果想换一种封装类型选择“Specify Pack Type”
这里, 保持原来的封装
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返回“Part Developer”打开“Symbols”的的分支可以看到已经有一个“sym_1”产生了。
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打开“sym_1”的的分支可以看到“pin”的信息。
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接下来定义一个器件封装（package）：
右键点击“packages”，选择“new”，在 “Specify Pack Type “选项中封装类型，如 “DIP”。
在Reference Designator 选择中选择一种元件类型。如 “D”。(设计者应严格按照原理图设计规范中规定的各种元件对应的文字符号来添入此选项）

Cadence原理图库设计

Cadence原理图库设计一.工具及库文件目录结构Cadence提供Part Developer库开发工具供大家建原理图库使用。

Cadence 的元件库必具备如下文件目录结构为：Library----------cell----------view(包括Sym_1,Entity,Chips,Part-table)Sym_1:存放元件符号Entity:存放元件端口的高层语言描述Chips:存放元件的物理封装说明和属性Part-table:存放元件的附加属性，用于构造企业特定部件我们可以通过定义或修改上述几个文件的内容来创建和修改一个元件库，但通过以下几个步骤来创建元件库则更直观可靠一些。

二.定义逻辑管脚在打开或新建的Project Manager中，如图示，打开Part Developer。

然后出现如下画面，点击Create New,下图新菜单中提示大家选择库路径，新建库元件名称及器件类型。

点击ok后，Part Developer首先让大家输入元件的逻辑管脚。

一个原理图符号可以有标量管脚和矢量管脚。

标量管脚在符号中有确定位置，便于检查信号与管脚的对应，但矢量管脚却可使原理图更简洁，适用于多位总线管脚。

点击上图中的Edit,编辑器会让我们对首或尾带有数字的字符串的多种输入方式（A1; 1A; 1A1）进行选择,一但选定，编辑器即可对同时具有数字和字母的管脚输入进行矢量或标量界定。

管脚名首尾均不带数字的字符串如A; A1A则自动被识别为标量管脚。

按照元件手册决定管脚名称及逻辑方向,选择是否为低电平有效，点击ADD即可加入新的管脚。

(注：不论是标量或矢量管脚，均可采用集体输入，如在Pin Names栏可输入A1-A8, 1C-16C)三.加入封装相关信息点击Packages,按右键，选择New,出现如下画面。

在Gerneral的各项填入相关信息，选择Specify Package Type可指定封装类型，在Reference Designator中填入或选择位号标识，JEDEC_TYPE和ALT_SYMBOLS分别可填入对应的PCB封装类型及替代封装。

cadence原理图设计实例教程

器件放置
• 也可以按下步骤放置uA741：
➢ 执行P1ace/Part命令 ➢ 在 Part中输“ *741* ” ， ➢ 点击Part Search, ➢ 点击Begin Search, ➢ 在Library 库中寻找到
uA741/opamp.olb ➢ 单击“OK” ➢ 执行前面的步骤，单击
“OK”，放置器件，断开放置
放置电容符号
➢ 执行P1ace/Part命令 ➢ 在 “Libraries”列表框中选
择“ANALOG” ➢ 在 “Part”列表框中选择
“ C” ➢ 单击“OK” ➢ 将电阻C移至合适位置，
（按键盘中的R键，器件旋转）按鼠标左键放置 ➢ 按ESC键（或鼠标右键点 end mode）结束绘制元器
器件封装调用
在Link Footprint to Component 栏内点OK,对于没有定义的管脚封装图,出现MAXECO提示说明,确定
器件封装调用
在Link Footprint to Component 栏内点OK,对于没有定义的管脚封装图, 点Link existing footprint to component来查找连接封装。
Place net name
放置分页图纸间的接口
原理图绘制
(二) 原理图绘制
以声控开关为例（电源是直流12V，负载为发光二极管）见下图:
放置集成块运放uA741
• 执行P1ace/Part命令 • 在 “Libraries”列表
框中选择“OPAMP” 库 • 在 “Part”列表框中选择“uA741” • 单击“OK” • 将集成块移至合适位置，按鼠标左键 • 按ESC键或鼠标右键点 end mode以结束绘制元器件状态

Cadence--原理图的设计

4、更新元件编号在设计过程中，某
些元件可能被删除，又有一些元件被添加，所以元件的编号可能有些混乱，所以通常要进行重新编号。我们在项目窗口中，选择工程文件，然后点击 “Tools→Annotate…” 菜单，这时弹出如下对话框：
为了更新元件编号，通常要把现有的元件编号统统
择“Check design rules”选项，如果要去掉图纸上的 DRC检验标记，应该选择“Delete existing DRC marker”。在“Report”栏目上，选择要进行的项目。点击“确定”按钮后，就开始了DRC检验。 DRC检测结果：
6、生成网络表在项目窗口中，选择工程文件，然后点击
5、进行DRC检验
进行DRC检验（即Design Rules Check），检查在我们
的设计中，有哪些错误，对可能出现的问题，也会提出警告。
在项目窗口中，选择工程文件，然后点击
“Tools→Design Rules Check…”菜单，这时弹出如下对话框：
如果要进行DRC检验，在“Action”栏目中应该选
在该对话框中，可以选把修改的结果去更新当前选中的元
件、把修改的结果去更新所有同型号元件、或修改作废。
3、添加封装属性我们绘制原理图的目的之一就是生成网络表，而生成
网络表之前必须给每个元件都加上相应的封装属性。双击元件打开属性编辑器。如果对话框的“PCB Footprint”一栏是空的，可以直接进行添加，如J1的封装为“conn6xx”。
有两个列表框：在左边的列表框中列出可以作为元
件清单的栏目项；右边的列表框中是目前选中作为元件清单的栏目项，应根据自己的需要调整该列表框中的栏目项，最后点击“OK”，从而生成元件清单。

Cadence原理图库和PCB库的设计与流程

模型描述，供P spice仿真调用。 PSpice Stimulus：附加一个P spice激励信号描述文
件。 Verilog：附加一个Verilog文件。
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直接新建元件
② 绘制元件符号
Page 8
直接新建元件
③ 给元件添加管脚 ⑴ 添加单个管脚
Name：管脚的名称 Number：管脚编号 Shape：管脚形状 Type：管脚类形 With：分一般信号管脚（Scalar）和
含义表示该管脚输入为时钟信号。表示“非”，输入信号取反。表示对输入时钟求非，即反向时钟输入。一般管脚引线，其长度为3个格点间距。短管脚引线，其长度为1个格点间距。表示零长度的管脚引线，一般用于表示“电源”和 “地”。
Page 10
直接新建元件
③ 给元件添加管脚
管脚类型类型
3-State Bidirectional
Output、Passive、Power八项可选。 Shape：管脚形状，有Clock、Dot、Dot-Clock、Line、Short、Zero Length六项可选。 PinGroup：管脚分组。 Position：管脚在元件外框的位置，有Top、Bottom、Left、Right四项可选。 Add Pin：当表格显示管脚数目不够时，单击该按钮弹出对话框输入数字添加管脚。 Delete Pin 删除管脚，一次只能删除一行。
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封装库的建库方法
通过向导来创建： ⒐ 概括了下前面的设置。 ⒑ 设置完成后生成如下图元件符号。（注：向导不能添加中间的接
地大焊盘，需手工添加，完成最终的元件如右图）。
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封装库的建库方法
通过向导来创建： ⒒ 生成PSM文件，和Device文件。

原理图库设计指南

原理图库设计一，工具及库文件目录结构目前公司EDA库是基于Cadence设计平台，Cadence提供Part Developer库开发工具供大家建原理图库使用。

Cadence 的元件库必具备如下文件目录结构为：Library----------cell----------view(包括Sym_1,Entity,Chips,Part-table)Sym_1:存放元件符号Entity:存放元件端口的高层语言描述Chips:存放元件的物理封装说明和属性Part-table:存放元件的附加属性，用于构造企业特定部件我们可以通过定义或修改上述几个文件的内容来创建和修改一个元件库，但通过以下几个步骤来创建元件库则更直观可靠一些。

二，原理图库建库参考标准1,Q/ZX 04.104.1电路原理图设计规范－Cadence元器件原理图库建库要求该标准规定了元件库的分类基本要求和划分规则，元器件原理图符号单元命名基本要求和规则，元器件原理图符号单元图形绘制基本要求和规则。

2，Q/ZX 04.125 EDA模块设计规范此标准规定了全公司基于Cadence设计平台的EDA模块库的设计标准。

3，Q/ZX 73.1151 EDA库管理办法此标准规定了公司统一的基于Cadence设计平台的元器件原理图库,封装库,仿真库和相应PCBA DFM评审辅助软件V ALOR的VPL库及相应的元器件资料的管理办法。

从此标准中我们可以知道VPL建库流程，建库过程的各项职责以及VPL库的验证，维护等管理办法。

4，Q/ZX 73.1161 EDA模块库管理办法此标准规定了全公司基于Cadence设计平台的EDA模块库的管理办法。

三，原理图库建库step by step第一步，建库准备在打开或新建的Project Manager中，如图示，打开Part Developer。

然后出现如下画面，点击new cell开始建库注意建库过程中的各项运行提示出现在此处点击Create New,下图新菜单中提示大家选择库目录，新建库元件名称。

cadence软件基本原理图设计指导培训

9、INDUCTOR（电感） 10、MEMORY（存储器） 11、MICROPROCESSOR（微处理器） 12、OPTICAL_TRANSMITTER_MODULE（光传
输模块） 13、OPTOISOLATOR（光电耦合器） 14、POWER（电源模块） 15、RELAY（继电器） 16、RESISTOR（电阻）
二、原理图设计的基本流程
方案设计
器件选型
申请原理图库
初始化设置
创建proБайду номын сангаасect
库映射及调用
原理图设计
原理图check
原理图评审
pcb设计
pcb设计申请毛坯图确认
申请毛坯
一、Cadence软件介绍二、原理图设计基本流程三、典型project的目录结构四、原理图库相关五、原理图设计相关（before/after）六、原理图设计技巧及常见问题解决
17、SPECIAL_IC（专用器件） 18、SWITCH（开关） 19、TP_JP（测试点和跳针） 20、TRANSFORMER（变压器） 21、TRANSISTOR（晶体管） 22、OTHERS（其它）
原理图库所包含的信息
1、PARTCODE－－物料号 2、PARTVALUE－－器件型号 3、 JEDEC_TYPE－－器件封装 4、 $LOCATION－－器件位号 5、 GROUP －－器件分组属性 6、 DESCRIPTION－－器件描述（封装类型/器件
联系我们：
技术支持：李军华 87691070 贾建收 87693634 廖骞 87693634
器件库相关：潘红英 87691070
原理图设计
原理图设计的初始设置原理图设计的基本命令及操作设计层次化原理图原理图设计注意事项原理图打印

cadence原理图设计规范

原理图设计规范理念: 设计好一份规范的原理图对设计好PCB/跟机/做客户资料具有指导性意义,是做好一款产品的基础。

一、标准图框图幅根据实际需要,我公司常用图幅为A2、A3、A4,并有标准格式的图框。

其中每一图幅可根据方向分为Landscape(纵向)及Portrait(横向)。

在选用图纸时,应能准确清晰的表达区域电路的完整功能。

二、电路布局原理图的作用是表示电路连接关系,因此需要注意电路结构的易读性。

一般可将电路按照功能划分成几个部分,并按照信号流程将各部分合理布局。

连线时,需注意避免线条的不必要交叉,以免难于辨识。

具体要求如下:1. 各功能块布局要合理, 整份原理图需布局均衡. 避免有些地方很挤,而有些地方又很松, PCB 设计同等道理.2. 尽量将各功能部分模块化(如功放,RADIO, E.VOL, SUB-WOOFER 等),以便于同类机型资源共享, 各功能模块界线需清晰.3. 接插口(如电源/喇叭插座, AUX IN, RCA OUTPUT, KB/CD SERVO 接口等)尽量分布在图纸的四周围, 示意出实际接口外形及每一接脚的功能.4. 可调元件(如电位器), 切换开关等对应的功能需标识清楚.5. 滤波器件(如高/低频滤波电容,电感)需置于作用部位的就近处.6. 重要的控制或信号线需标明流向及用文字标明功能.7. CPU 为整机的控制中心, 接口线最多. 故CPU周边需留多一些空间进行布线及相关标注,而不致于显得过分拥挤.8. CPU 的设置管脚(如AREA1/AREA2, CLOCK1/CLOCK2等)需于旁边做一表格进行对应设置的说明.9. 重要器件(如接插座,IC, TUNER 等)外框用粗体线(统一 0.5mm).10. 元件标号照公司要求按功能块进行标识.11. 元件参数/数值务求准确标识. 特别留意功率电阻一定需标明功率值, 高耐压的滤波电容需标明耐压值.12. 每张原理图都需有公司的标准图框,并标明对应图纸的功能,文件名,制图人名/审核人名, 日期, 版本号.13. 计初始阶段工程师完成原理图设计并自我审查合格后, 需提交给项目主管进行再审核, 直到合格后才能开始进行PCB 设计.三、元件标注1.元件标注最基本信息,即显示在图上的信息应该包括元器件位号和元器件值。

Cadence原理图设计技巧

Cadence原理图设计技巧一、工具栏介绍二、原理图设计规范三、原理图设计基本步骤生成文件网表用于制作PCB文件元器件明细用于制作明细表元器件清单用于器件采购Tcl文件用于导入Quartus II进行FPGA管脚验证个人经验：生成的文件以pdf格式打印出来（包括原理图），更加方便使用四、常用操作（1）元器件镜像翻转：选中后Edit/Mirror/Horizontally （水平）/Vertically （垂直）（2）Edit text内容换行：Ctrl+Enter（3）元器件批量修改：选中所需修改的元器件，右键Edit Properties（4）在管脚标示上加横线Eg:1OE—》1O\E\ 回车（5）元件库中填充：选中闭环的图形，右键选中Edit Properties File style下拉列表选中Soild常用快捷键-1.放大/缩小——I/O或Ctrl+滚轮上/下2.放置元器件——P3.放置地——G4.元器件旋转——R5.放置wire——W6.放置Net——N7.放置Text——T五、基本技巧1.Find功能使用然后点击工程dsn文件，Ctrl+F调出查找Match Case:大小写匹配Highlight :高亮显示所查网络/器件2.生成元器件清单选中DSN文件，Tools/Bill of Materials3.如何检查原理图错误（1）查看原理图中的元器件信息如下图（2）查看网络信息双击某一网络即可查看其在原理图中的位置，进而检查原理图错误(3)DRC检查选中工程DSN文件，Tools/Design Rules Check4.从原理图中导出网表设置完毕之后，会在指定路径下产生pstchip.dat，pstxnet.dat，patxprt.dat文件pstchip.dat ：记录的是各个封装的相关参数pstxnet.dat ：记录各个器件引脚的电气连接关系patxprt.dat ：记录的是各个器件对应的封装类型5.关于输出文件的打印File/Print,选中Setup进行打印设置，选中虚拟打印机，这里安装的是Adobe PDF(Acrobat 9.0 Pro)然后选择纸张大小、方向，确定即可。

cadence的原理图库设计

ZTE 中兴
（二）.多对一（一个封装包括三个相同部分符号）
A1-A32
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（二）.多对一（一个封装包括三个相同部分符号）
A1-A32
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（三）.一对多（一个符号对应三个封装）
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（三）.一对多（一个符号对应两个封装）ZTE 中兴Fra bibliotek简捷方法
其实,现在创建原理图库.还有一个更好的方法就是copy,因为现有的原理图库已经包罗了很多种类 ,如果您想创建的元件与现有的某一个很相近(如元件的“pin”数或“pin name”大体相同),就可以“copy”或在“Part Developer”中“open/save as” 新的元件的命名 ,然后简单更改个别选项即可得到一个新的元件(原理图库).
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这里，提醒一下，在 “ Numeric” 选项中，只能输入数字。如果要输入类似 “A1、B2之类的管脚号，应选择 “ Grid” 选项。另外，一段时间以来，不少硬件设计人员在输入管脚号时，总是觉得是一件头痛的事情。因为他们没有找到捷径，而是一个一个的输入有规律的管脚号。如果是一个“BGA” 器件，上百个 PIN 的输入不但耗时，而且有时难免会有手误，从而造成将来元件的使用错误。其实， “ CADENCE” 可以让你快速输入。选择“Grid” 选项，在“ROW”中输入“AJ” ，在 “ COLUMN” 中输入 “ 1-30” ，然后点击 “ Creat” 你会看到！
这里可以看到在symbol view 中各个 pin 的分布情况，有的 pin 的位置并不是很理想。当然可以在 ConceptHDL中直接移动。但这种做法是不被提倡的，比较好的方法是返回到 Part Developer 中选择 symbols/sym_1 右键后选择Properties

Cadence原理图设计技巧

C a d e n c e原理图设计技巧一、工具栏介绍二、原理图设计规范三、原理图设计基本步骤生成文件网表用于制作PCB文件元器件明细用于制作明细表元器件清单用于器件采购Tcl文件用于导入QuartusII进行FPGA管脚验证个人经验：生成的文件以pdf格式打印出来（包括原理图），更加方便使用四、常用操作（1）元器件镜像翻转：选中后Edit/Mirror/Horizontally（水平）/Vertically（垂直）（2）Edittext内容换行：Ctrl+Enter（3）元器件批量修改：选中所需修改的元器件，右键EditProperties（4）在管脚标示上加横线Eg:1OE—》1O\E\回车（5）元件库中填充：选中闭环的图形，右键选中EditPropertiesFilestyle下拉列表选中Soild 常用快捷键-1.放大/缩小——I/O或Ctrl+滚轮上/下2.放置元器件——P3.放置地——G4.元器件旋转——R5.放置wire——W6.放置Net——N7.放置Text——T五、基本技巧1.Find功能使用然后点击工程dsn文件，Ctrl+F调出查找MatchCase:大小写匹配Highlight:高亮显示所查网络/器件2.生成元器件清单选中DSN文件，Tools/BillofMaterials3.如何检查原理图错误（1）查看原理图中的元器件信息如下图（2）查看网络信息双击某一网络即可查看其在原理图中的位置，进而检查原理图错误(3)DRC检查选中工程DSN文件，Tools/DesignRulesCheck4.从原理图中导出网表设置完毕之后，会在指定路径下产生pstchip.dat，pstxnet.dat，patxprt.dat文件pstchip.dat：记录的是各个封装的相关参数pstxnet.dat：记录各个器件引脚的电气连接关系patxprt.dat：记录的是各个器件对应的封装类型5.关于输出文件的打印File/Print,选中Setup进行打印设置，选中虚拟打印机，这里安装的是AdobePDF(Acrobat9.0Pro) 然后选择纸张大小、方向，确定即可。