第三章 数字电路(2)

逻辑电平规格

VCC 高态 VIHmin 不正常状态 VILmax 0 低态
VOHmin：VCC-0.1V VIHmin ： 0.7VCC
VOHmin
输出为高态时的最小输出电压

能被识别为高态的最小输入电压

VILmax ：0.3VCC
VOLmax ：地+0.1V
能被识别为低态的最大输入电压

逻辑电压电平
直流噪声容限
扇入 扇出 速度 功耗
噪声
静电放电 漏极开路输出、三态输出
3.5
VDD = +5.0V
CMOS稳态电气特性
VOUT 5.0
逻辑电平和噪声容限
Tp
VOUT
VIN Tn 1.5 3.5 5.0 VIN
反相器的典型电压传输特性
电压传输特性曲线会随电压、温度等条件变化，不能 准确描述稳态特性
2、直流噪声容限
VCC 高态
VOHmin=2.7V VIHmin=2.0V VILmax=0.8V
未定义 低态
VOLmax=0.5V
0
3、扇出
高态时的扇出一般不等于低态的扇出
总扇出：min(高态的扇出，低态的扇出） 高态扇出：|驱动器件提供的电流| |被驱动器件需要的电流| 低态扇出：|驱动器件吸收的电流| |被驱动器件提供的电流|
VOLmax
输出为低态时的最大输出电压
T1
T2 T1驱动T2，T1是输出，T2是输入
直流噪声容限（DC
noise
margin）
多大的噪声会使最坏输出电压被破坏得不可识别 高态：最坏的输出电压是：VOHmin 最坏的输入电压：VIHmin 高态时的噪声容限：VOHmin-VIHmin 低态：最坏的输出电压是:V0Lmax 最坏的输入电压:VILmax 低态时的噪声容限：VILmax-V0Lmax

不用的CMOS输入端
不能悬空
例：要完成反相器的功能，但目前只有一个与非门 （或非门），如何实现。 与非门的处理：X=X·X,X=X·1, 或非门的处理：X=X+X, X=X+0
3.6
考虑两个方面：
速度
CMOS动态电气特性
பைடு நூலகம்
转换时间（transition time） 传播延迟（propagation delay）

带电阻性负载的电路特性
VCC = + 5.0V
RThev VThev VOUT =低 RThev VThev
VCC = + 5.0V
VOUT = 高
+
+
CMOS输出高态时，向负载提供电流 CMOS输出低态时，从负载吸收电流 负载导致输出特性变坏
保证CMOS器件提供或者吸收电流不超过正常范围，规定： IOLmax:最大低态输出电流 IOHmax:最大高态输出电流
例：假如某个系列的CMOS器件的逻辑电平规格如图所示， 问直流噪声容限是多少？
CMOS
高态： VOHmin-VIHmin =3.84-2.0=1.84 低态：VILmax-V0Lmax =0.8-0.33=0.47
VOHmin 3.84 VIHmin 2.0 不正常状态 VILmax 0.8 VOLmax 0.33
功耗
静态功耗（static power dissipation）
动态功耗（dynamic power dissipation）
转换时间
上升时间tr
下降时间tf
高态 低态
tr tr
tf tf
传播延迟
输入信号变化到输出信号变化所需要的时间
VIN VOUT
t pHL
t pLH
功率损耗
分为：静态功耗、动态功耗
第3章 小结

正逻辑表示和负逻辑表示

三种基本逻辑运算：与、或、非
逻辑表达式、真值表、逻辑符号

MOS晶体管的工作方式 逻辑系列：CMOS系列和TTL系列 CMOS反相器的构成及工作状态分析
逻辑电压电平
和 噪声容限
带电阻负载的电路特性、扇出 不用的CMOS输入端 速度、功耗
VDD = +5.0V
动态功耗的来源：

两个管子瞬间同时导通 产生的功耗 PT
Tp
VIN
VOUT CL

Tn
对负载电容充、放电所 产生的功耗 PL
3.7
传输门
EN_L A EN
其他CMOS输入输出结构
当EN = 0，EN_L = 1，
晶体管截止，
A、B断开 当EN = 1，EN_L = 0，
B
CMOS: 74HCT IOH = – 4 mA IOL = 4 mA IIH = 1 A IIL = – 1 A
TTL: 74LS IOH = – 400 A IOL = 8 mA IIH = 20 A IIL = – 0.4 mA
思考：74LS(TTL)驱动74HCT(CMOS)的情况？ 为什么说用TTL驱动TTL兼容的CMOS 输入端几乎不用考虑直流扇出的限制？
TTL

FAM系列
H高速 S肖特基
CMOS


FAM系列


L低功耗（LS）
A高级（AS、ALS）
HC、HCT 高速
VHC、VHCT

F快速

FCT、FCT-T
对称输出驱动
3.10
1、TTL逻辑电平
典型的5V电源电压
TTL逻辑
逻辑1（高态）
未定义 逻辑0（低态）
0.8V 0.0V 5.0V 2.0V
CMOS传输门 施密特触发输入结构 三态输出结构
作业： 第三版 3.5，3.14，3.56(a),3.57(a) 第四版 3.5，3.16，3.56(a),3.57(a)
晶体管导通， A、B之间低 阻抗连接


双向器件
传播延迟非常短
施密特触发器输入
施密特反相器
VOUT 5.0 VT- VT+
逻辑符号： 采用内部反馈，边沿更陡 输 入 门限 电压
VT+
VT-
2.1 2.9
5.0
VIN
电压传输特性
滞后：两个门限电压之差
施密特触发器的应用
波形变换
施密特触发器的应用
脉冲整形
施密特触发器的应用
脉冲鉴幅
三态输出
当EN=0时， C=1, Tp截止 B=1, D=0, Tn截止 高阻态（悬空态） A 当EN=1时， C=A’ , B=0 , D=A’
D B
VCC C
EN
Tp OUT Tn
由A控制输出为
逻辑0 或 逻辑1
EN A
逻辑符号 OUT
3.8逻辑系列
器件标号 74 FAM nn 54
IOH = – 400 A
IOL = 8 mA IIH = 20 A
IIL = – 1 A
IIL = – 0.4 mA
表3-6，3-7，3-11 74HCT驱动74LS 低态扇出：
I OH 4mA 高态扇出： 200 I IH 20A
I OL 4mA 10 高态剩余驱动能力： I IL 0.4mA 总扇出 4mA (20 10) A 3.8mA
VIHmin 2.0 不正常状态 VILmax VOLmax 0.8 0.5
74LS驱动74HCT • 高态: 2.7 – 2.0 = 0.7V • 低态: 0.8 –0.5 = 0.3V
VOHmin 2.7
2、计算扇出
CMOS: 74HCT TTL: 74LS
IOH = – 4 mA
IOL = 4 mA IIH = 1 A
7、CMOS与或非门
A B
VDD = +5.0V
Z=（A· B+C· D）′
Z C D
VDD = +5.0V
Z=（A· B+C· D）′
A B
T2
T4
T1,T3相与， T7，T5相与。 这两组NMOS管是相或关系
T6
T8 Z T3 T1
C D
T7 T5
3.4
CMOS电路的电气特性
物理上的
而不是逻辑上的
4、不用的TTL管脚 最好不悬空
3.12
1、计算直流噪声容限
74HCT
CMOS/TTL接口
74LS
VOHmin 3.84 VIHmin 2.0 不正常状态 VILmax 0.8 VOLmax 0.33 74HCT驱动74LS
• 高态: 3.84 – 2.0 = 1.84V • 低态: 0.8 –0.33 = 0.47V
------P73 表3-4 电流方向的规定：流入器件为正，流出器件为负
扇入（fan－in）
门电路所具有的输入端的数目
导通电阻的可加性限制了CMOS门的扇入数
可用较少输入门级联得到较多的输入

扇出（fan-out）
能驱动的负载个数 高态时的扇出一般不等于低态的扇出 总扇出：min(高态的扇出，低态的扇出）