基于VHDL的多波形m序列发生器的设计
VHDL语言设计信号发生器实验报告
实验四用VHDL设计多功能信号发生器一、设计任务基于《VHDL语言》，通过给定的仪器（EDA6000试验箱）设计一个多功能信号发生器，要求：（1）能产生周期性正弦波、方波、三角波、锯齿波以及用户自己编辑的特定波形（选作）；（2）输出信号的频率范围为100Hz~200KHz,且输出频率可以调节；（3）具有显示输出波形、频率的功能。
（选作）二、系统顶层框图弦波的数字幅度信息，每个查找表的地址对应正（余）弦波幅度信号，同时输出到数模转换器（DAC）输入端，DAC输出的模拟信号经过低通滤波器（LPF），可以得到一个频谱纯净的正（余）弦波。
二、设计步骤用VHDL语言结合原理图设计实现一个函数信号发生器,输出正弦波、方波和三角波三种波形。
将频率控制、分频、三角波、正弦波、方波发生邓各个模块分别用VHDL语言编程为一个子程序,并把每一个模块转换成图形文件,然后在原理图编辑框调用这些图形模块,连接电路如上图系统顶层框图所示。
通过按键1到按键8控制频率调节f〔7...0〕,用按键6、按键7、按键8控制dlt 、sin 、sqr 波形选通,最后把八位输出接DAC0832通过D/A 转换,从示波器上就能看到波形输出。
按下不同的按键输出不同的波形及频率。
三、系统设计（1）数控分频器模块在时钟的作用下，通过预置分频数DIN ，来改变输出频率。
假如分频系数为N ，波形存储模块存储一个周期的波形，实验里按照一个周期波形采样64个点存储在波形存储模块里。
则输出频率N f f clkout .64=（2）.数据存储模块 （存储波形数据）数据存储模块主要存的是正弦波、三角波、锯齿波等一个周期的采样点。
三角波模块可设计一个可逆计数器实现，设计时设置一变量作为工作状态标志，在此变量为0时，当检测到时钟的上升沿进行加同一个数操作；为1时，进行减同一个数操作。
DA 转换采用的DA0832，输入有8个数据端，范围是0到255；而且设置64个时钟周期为一个三角波周期，所有每次加、减为8.锯齿波的存储数据与三角波类似。
基于VHDL的m序列
(1) 随机性 m 序列一个周期N = 2n- 1 内“1”和“0”的码元 数大致相等, “0”出现 2n- 1- 1 次, “1”出现 2n- 1次 (“1”比“0”只多一个) 。m 序列中连续的为“1”或
收稿日期: 2003 数称为游程长度。一个周期 P = 2n- 1 内, 共有 2n- 1个游程, 其中长度为 1 (单“1”, 或 单 “0 ”, ) 的 游 程 占 总 游 程 的 1 2, 长 度 为 2 ( “11”或 “00”) 的游程占总游程的 1 4, 长度为 3 ( “111”或“000”) 的游程占总游程的 1 8, 长度为 k 的 游程占总游程的 1 2k, 只有一个包含 (n 一 l) 个 “0”的游程, 也只有一个包含 n 个 “1”的游程。
示断开, C i= 1 表示连接。因此这个N 阶移位寄存器的
反馈函数为:
n
∑ F (X 1, X 2, …, X n) =
C iX i
i= 1
特征多项式是:
n
∑ f (x ) =
C iX i = C 0 + C 1X 1 + C 2X 2 + … + C nX n
i= 0
特征多项式中的 X i ( i= 0, 1, 2111n) 与移位寄
m Sequence Ba sed on VHDL
FAN Q iuhua, J I Hongyan
(D ep artm en t of Com p u ter Engineering, Q ingdao In stitu te of A rch itech tu re Engineering, Q ingdao, 266033, Ch ina)
《现代电子技术》2003 年第 7 期总第 150 期
VHDL多路波形发生器实验报告
VHDL多路波形发生器实验报告一、基本要求：1、对输入时钟信号进行分频，实现三路互差120°的信号。
2、实现输出信号的占空比控制clk: 输入时钟信号reset: 同步复位信号（低电平有效）div: 输入分频控制信号(注意：6n分频)ctrl: 占空比控制信号ctrl=1时, 占空比为1:1ctrl=2时, 占空比为1:2ctrl=3时, 占空比为2:1A,B,C: 三路输出信号二、设计思路:1.实验为6n分频，用变量s来控制，0~6n-1这六个数，当时钟信号每来一个上升沿时加1，当为6n-1时清零；2.定义N为常量，通过改变N的值改变分频；3.ctrl值不同时，占空比不同，用case语句控制，ctrl分别为01，10，11和其他；4.具体波形的实现用if语句，当占空比为1时，A输出信号在s=0和s=3*n时翻转，B输出信号在s=2*n和s=5*n时翻转，C输出信号在s=4*n和s=n的时候翻转。
当占空比为1：2时，A输出信号在s=0和s=2*n时翻转，B输出信号在s=2*n和s=4*n时翻转，C输出信号在s=4*n和s=0的时候翻转。
当占空比为2：1时，A输出信号在s=0和s=4*n时翻转，B输出信号在s=2*n和s=0时翻转，C输出信号在s=4*n和s=2*n的时候翻转；5.在占空比为1和1：2时，C输出信号应比B慢120度，但是实际输出超前B，所以要对C输出进行反相；同理，在占空比为2：1时，要对B、C分别进行反向。
6.用if语句判断是否复位，若非，则执行case语句。
三、流程图：四、源程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity top isport(clk,reset:in std_logic;ctrl:in std_logic_vector(1 downto 0);A,B,C:out std_logic);end top ;architecture rel of top issignal temp1,temp2,temp3,temp4,temp5 : std_logic; constant N: integer:=1;signal s:integer range 0 to 6*N-1 ;beginprocess(clk,reset,ctrl)beginif (reset='0') thentemp1<='0';temp2<='0';temp3<='0';temp4<='0';temp5<='0';s<=0;elsecase ctrl iswhen "01"=>if (clk 'event and clk='1') thenif s=6*N-1 thens<=0;elses <= s+1;end if;if s=0 thentemp1<= not temp1;end if;if s=3*N thentemp1<= not temp1;end if;if s=2*N thentemp2<= not temp2;end if;if s=5*N thentemp2<= not temp2;end if;if s=4*N thentemp4<= not temp4;end if;if s=N thentemp4<= not temp4;end if;end if;temp3<= not temp4;when "10"=>if (clk 'event and clk='1') thenif s=6*N-1 thens<=0;elses <= s+1;end if;if s=0 thentemp1<= not temp1;end if;if s=2*N thentemp1<= not temp1;end if;if s=2*N thentemp2<= not temp2;end if;if s=4*N thentemp2<= not temp2;end if;if s=4*N thentemp4<= not temp4;end if;if s=0 thentemp4<= not temp4;end if;end if;temp3<= not temp4;when "11"=>if (clk 'event and clk='1') thenif s=6*N-1 thens<=0;elses <= s+1;end if;if s=0 thentemp1<= not temp1;end if;if s=4*N thentemp1<= not temp1;end if;if s=2*N thentemp5<= not temp5;end if;if s=0 thentemp5<= not temp5;end if;if s=4*N thentemp4<= not temp4;end if;if s=2*N thentemp4<= not temp4;end if;end if;temp2<= not temp5;temp3<= not temp4;when others=>temp1<='0';temp2<='0';temp3<='0';end case;end if;end process;A<=temp1;B<=temp2;C<=temp3;end rel;五、仿真波形：整体波形：当ctrl=1 当ctrl=2 当ctrl=3复位当ctrl=其他：六、实验过程遇到的问题：在程序设计时，开始不知该怎样使A,B,C互差120度，开始是想通过定义一个变量，每来一个上升沿加1，从0开始，A路信号除3n 取余为0则翻转，B路信号除3n取余为1则翻转，C路信号除3n取余为2则翻转，我觉得这样的想法应该没有错，可是实际却调不出来，可能是某处逻辑有问题，后来就模仿老师给的6分频程序，设计了现在的程序。
基于VHDL可编程m序列发生器的设计及应用
ｍ 序列 广泛应 用 于数字基 带信 号进行 加扰 ， 改 善 数字 序列 的位 定 时质 量 与 帧 同步 和 自适 应 时 域 均 衡性 能 ， 同时 也是 构 造 平衡 Ｇ Ｌ Ｏ Ｄ码 的基 础 ． 目 前 ， 序 列产 生 电路 的实 现方 法主要 有 ３种 ： ｉ ｎ １ ）门电路实 现 ． 方法设 计简 单 ， 随移位 寄 该 但 存 器级 数 的增长 ， 电路 装 调 困难 ， 占用 的 印制 板 且
计输 入 、 速处 理和器 件编 程 引． 快
线 性反 馈移 位寄存 器 的特征 多项 式 ：
摘要 ： 介绍 了在 实 际教 学 中应 用 Ｖ Ｌ设计 出一 种能产 生 １ 序 列数 字信 号 的发 生 器． ＨＤ Ｔ Ｉ 该序 列发 生 器具 有序 列长 度 和反 馈 连 接 设 置 ， 能产 生 多种 ｉ 列 波形 的 特 点． 软 件 上 采 用 Ａｔａ公 司 的 ｎ序 在 ｌｒ ｅ
种 序列 ． 在今 天 的数 字 信 号 的传 输 中 ， 发送 机往
往要 加扰码 器 ， 对应 的接 收 端要 加 解 扰器 ， ｎ 相 而 ｌ
序列 属 于伪 噪声 序列 和 伪 随 机序 列 ， 容 易产 生 、 它
规律 性强 、 很 好 的 自相 关 性 和 较 好 的互 相 关 特 有
一
２ Ｓ 程实现 ． ）Ｄ Ｐ编 该方 法专 业性 过强 ， 适合 不
实际教 学 中应 用． ３ Ｈ Ｌ与 Ｃ Ｌ ）Ｖ Ｄ Ｐ Ｄ实现 ． 由于 Ｃ Ｌ Ｐ Ｄ的高 集成
度， 而且 Ｖ Ｌ语 言 编程 较 为 方便 ， 可 以大 大减 ＨＤ 故
少 电路 的装调 的 困难．
Ｖ Ｄ Ｈ Ｌ已成 为 电子工 程 领 域 事实 上 的 通 用硬
基于VHDL的m序列伪随机信号发生器设计 精品
成都电子机械高等专科学校毕业设计论文作者姚世刚学号2009111733系部电子与电气工程系专业电子测量技术与仪器题目基于VHDL的m序列伪随机信号发生器的设计指导教师赵茂林评阅教师完成时间：2012年4 月30日毕业设计(论文)中文摘要题目：基于VHDL的m序列发生器的设计摘要：VHDL/CPLD即复杂可编程逻辑器件作为一种大规模集成电路，可根据用户的需要自行构造逻辑功能，可实现较大规模的电路设计，因此被广泛应用于产品的原型设计和产品生产之中。
几乎所有应用中小规模通用数字集成电路的场合均可应用CPLD器件。
本文介绍了基于CPLD的m序列发生器的设计方法。
关键词：CPLD；MAX+PLUS II；伪随机码；ｍ序列发生器毕业设计(论文)外文摘要Title : M—sequence Generator Based CPLDAbstract: VHDL/CPLD Complex Programmable Logic Device that is, as a large scale integrated circuits can be constructed according to the needs of users on their own logic, enabling large-scale circuit design, it is widely used in product design and prototype production into. Almost all applications of small and medium general-purpose digital integrated circuits may be applied CPLD devices occasions. This article describes the m-sequence generator based on CPLD design method.Key words: CPLD；MAX+PLUS II；Pseudorandom Code；m sequence code Generator目录前言 (6)1课题介绍 (7)1.1为什么研究此课题 (7)1.2伪随机序列的应用与意义 (7)1.3伪随机序列的研究现状 (8)1.4研究内容 (8)2设计中使用芯片及VHDL语言介绍 (9)2.1 CPLD芯片介绍 (9)2.1.1概述 (9)2.1.2 MAX7000特点 (9)2.1.3 EPM7128LC84-7 (11)3 伪随机序列介绍 (12)3.1 伪随机序列理论的发展史 (13)3.2 伪随机序列的构造方法 (13)4 序列信号发生器原理 (14)4.1序列信号发生器的设计 (15)4.1.1反馈移位型序列信号发生器 (15)4.1.2计数型序列码发生器 (18)5 移位寄存器 (20)5.1移位寄存器 (20)5.1.1 寄存器 (20)5.1.2移位寄存器 (21)5.2 线性反馈移位寄存器结构 (22)5.2.1 D触发器 (22)5.2.1.1 D触发器工作原理 (22)5.2.1.2 D触发器真值表 (23)5.2.1.3 特征方程 (23)5.2.1.4 状态转移图 (23)5.2.1.5时序图 (24)5.2.1.6 脉冲特性 (24)5.2.2异或门 (25)5.2.2.1 基本原理 (25)5.2.2.2 异或门逻辑符号 (25)5.2.2.3 逻辑表达式 (25)5.2.2.4 真值表 (25)5.3 线性反馈移位寄存器 (26)5.3.1 什么是反馈移位寄存器 (26)5.3.2 线性反馈移位寄存器 (26)5.3.3 性质 (26)6 伪随机信号 (27)6.1 伪随机信号 (27)6.2 m序列码发生器 (30)7 m序列性质 (33)7.1 均衡性 (33)7.2游程特性 (33)7.3 移位相加性 (33)7.4 相关特性 (33)7.5 伪随机特性 (34)8 序列信号发生器的设计和仿真实现 (35)8.1 m序列生成单元的电路设计 (35)8.1.1 系统组成 (35)8.1.2 程序方框图 (36)8.2 m序列发生器 (36)8.3 VHDL语言实现 (37)8.4 仿真数据及结论 (39)结论 (42)致谢 (43)参考文献 (43)前言CPLD(Complex Programmable Logic Device)复杂可编程逻辑器件，是从PAL和GAL器件发展出来的器件，相对而言规模大，结构复杂，属于大规模集成电路范围。
基于VHDL语言的波形发生器的设计
基于VHDL语言的波形发生器的设计基于VHDL语言的波形发生器的设计利用FPGA芯片信号发生器的设计。
当按下开关1时产生三角波，当按下开关2时产生正弦波，当按下开关3时产生方波。
本次设计采用xilinx公司的ISE设计工具，在zedboard开发板中的xc7z020芯片上用VHDL来实现，并且利用ISE自带的chipscop完成对FPGA内部的信号的读取。
这样的设计具有体积小，修改升级容易等特点。
本设计采用自顶向下、纯文本实现数字时钟的设计、下载和调试。
1 设计原理本设计由信号产生，信号选择，信号控制输出三大模块组合而成。
其中信号产生模块有：三角波模块、方波模块、正弦波模块。
本设计采用K0～K2这三个按键为信号选择开关，选择信号产生模块输出的信号。
（顶层设计的例化语句见附录一）其RTL 图1-1:RTL图1-12主要功能模块u1:square方波产生模块；u2:sin正弦波产生模块；u3:delta三角波产生模块；u4:sig_control数据选择器模块；u5,u6:为使用chipscope所需生成的IP核。
2.1 u1方波产生模块（程序见附录二）产生方波，初始化为幅值225的高电平，每有一次时钟上升沿触发产生一次计数，当计数值达到128时跳到为0的低电平。
利用循环语句不断的产生高低电平的方波输出。
原理如图2-1：方波模块RTL 图2-12.2 u1正弦波产生模块（程序见附录三）功能是产生正弦波，产用信号抽样的原理，在一个正弦信号中等间隔的抽样64点，此64点的幅值作为一个正弦波数据表，每有一次时钟上升沿触发便赋予输出端q一个点的数据，依次赋值64个点的数据便完成一个周期的正弦波的输出。
并利用循环语句不断的产生正弦波的输出。
原理如图2-2：正弦波模块RTL 图2-22.3 u1三角波产生模块（程序见附录四）功能是产生三角波，初始化为幅值为0，每有一次时钟上升沿触发便进行幅值加1，当幅值达到最大255时，每有一次时钟上升沿触发便进行幅值减1，当幅值减为0时完成一个周期的输出。
基于VHDL的PWM信号发生器的设计论文
Yi bin University EDA技术及应用课程设计报告题目基于VHDL的PWM信号发生器系别物理与电子工程学院专业电子信息科学与技术学生姓名学号班级2013 年 12月 21日摘要本次课程设计是基于VHDL的PWM信号发生器,PWM信号发生器应用所学的数字电路和模拟电路的知识进行设计。
在设计过程中，所有电路仿真均基于Quartus II 9.1仿真软件。
本课程设计介绍了PWM 信号发生器的设计方案及其基本原理，并着重介绍了PWM信号发生器各单元电路的设计思路，原理及仿真，整体电路的的工作原理，控制器件的工作情况。
设计共有三大组成部分：一是原理电路的设计，本部分详细讲解了电路的理论实现，是关键部分；二是性能测试，这部分用于测试设计是否符合任务要求。
三是是对本次课程设计的总结。
关键词： PWM信号发生器仿真设计目录第1章绪论1.1 EDA 和QuartusⅡ的简介及起源 (1)1.2 EDA的优势及发展趋势 (1)第2章系统设计思路 (3)第3章可自加载加法计数器的设计 (4)第4章信号发生器设计过程 (6)第5章软件仿真5.1 Quartus Ⅱ软件简介 (8)5.2 用Quartus Ⅱ的仿真步骤和图像 (9)5.3 逻辑综合结果 (12)第6章设计总结 (13)第7章参考文献 (15)附录设计程序 (16)第1章绪论1.1 EDA和QuartusⅡ的简介及起源EDA是英文“electronic design automation”(电子自动化设计)的缩写，EDA技术是20世纪90年代迅速发展起来的，是现代电子设计的最新技术潮流，是综合现代电子技术和计算机技术的最新研究成果，是电子线路设计与分析的一门技术。
EDA包括电子线路的设计、计算机模拟仿真和电路分析及印制电路板的自动化设计三个方面的内容。
随着可编程逻辑器件迅速发展，出现了功能强大的全新的EDA工具。
具有较强描述能力的硬件描述语言(VHDL、Verilog、HDL)及高性能综合工具的使用，使过去单功能电子产品开发转向系统级电子产品开发。
基于H语言的多波形信号发生器的设计
摘要：硬件描述语言HDL是EDA技术中的重要组成部分，VHDL是当前最流行的硬件描述语言之一，此语言具有良好的可读性、可移植性等特点。
本设计主要是利用VHDL语言设计一个多功能信号发生器，根据输入信号的选择可以输出方波、三角波、正弦波和阶梯波4种信号，主要使用了Altera公司的Quartus II软件。
本设计利用VHDL语言使用文本输入法，新建工程，通过设计输入、编译、仿真完成各种信号的设计，然后生成元器件，再使用原理图输入法完成各部分的整合，从而形成一个完整的多波形信号发生器，而后经过锁定引脚下载数模转换可以在示波器上观察到波形。
关键词:VHDL，文本输入法，原理图输入法，数模转换Abstract：Hardware describe language HDL is an important part of EDA technology ，VHDL is one of the current most popular hardware describe language,this language has a nice readability and portability. This design primarily uses vhdl language to design a versatile signal generator. According to the choice of the input signal wave,the generator can export the one wave of the four waves including square-wave、triangular-wave、sine-wave、ladder-wave . This design primarily uses the Quartus II software of Altera company.The design uses text input method by VHDL language to creat new projects,design the input,compile,simulate various kinds signals.And it generate new component,then it form a completed various kinds signals generator by schematic diagram method,then you can observe the waveforms on the oscillograph after locking the pins,downloading,digital-analogue conversion.Keywor ds:VHDL,text input method,schematic diagram method,digital-to-analogue conversion目录1．绪论 (4)1.1 EDA概述 (4)1.2 Quartus II 概述 (4)1.3 信号发生器概述 (5)2． VHDL语言介绍 (5)3．主要功能 (7)3.1 功能模块的划分 (7)3.2 主要功能的实现 (7)3.2.1方波的实现 (7)3.2.2三角波的实现 (9)3.2.3正弦波的实现 (11)3.2.4阶梯波的实现 (13)3.2.5四选一输出波形选择模块 (14)3.3 多波形信号发生器 (16)4．外围电路设计 (17)4.1基于EPM1270T144C5芯片的开发板介绍 (17)4.2 D/A转换器 (18)4.3示波器观察图形 (19)结论 (21)参考文献 (22)致谢 (23)1．绪论1.1 EDA概述EDA技术是以大规模可编程逻辑器件为设计载体,以硬件描述语言为系统逻辑描述的主要表达方式,以计算机、大规模可编程逻辑器件的开发软件及实验开发系统为设计工具,通过有关开发软件,自动完成用软件的方式设计的电子系统到硬件系统实现,最终形成集成电子系统或专用集成芯片的一门新技术。
#基于VHDL的波形发生器的设计与仿真
上图就是DDS的原理框图。需要注意的是,在实际使用中,应该把减去的S个脉冲均匀的分布在单位时间上,否则最后得到的fd可能有较大的相位抖动"如果对fo信号,在单位时间内,每C=int(fo÷S)个脉冲减去一个脉冲,就可以使输出频率fd的相位抖动最小。
3.2 DDS的特点
DDS具有相对带宽很宽，频率转换时间极短（可小于20ns），频率分辨率可以做到很高。当DDS的频率分辨率在相位累加器的位数N足够大时，理论上是可以获得相应的分辨精度，这是传统方法难以实现的。但由于DDS中不需要行为反馈控制，不仅频率建立及频率切换快，而且和频率分辨率、频谱纯度相互独立，这一点明显的优于PPL。
本文共分5大部分，第1部分介绍波形发生器的研究现状、研究波形发生器的目的和意义以及研究的主要内容，并且就研究现状指出了其中存在的问题。
接着第2部分则是介绍了DDS技术的基本原理，并分析DDS技术的特点。直接频率合成（DDS）技术因有突出的特点，如输出波形灵活且相位连续（这是其最大优势）、频率稳定度高、输出频率分辨率高、频率转换速度快、输出相位噪声低、集成度高、功耗低、体积小等，使其在频率合成源技术中被广泛使用，但DDS合成频率比较低且输出频谱杂散较大，又限制了其使用。本段将介绍直接频率合成(DDS)的一些基础知识及常见问答。
当我们要得到某一目标频率fd时,一般情况下是需要有一个基准频率源fo,一个分频系数为m的分频器，它们之间有如下关系:
m=fo÷fd(1)
由于分频器的分频系数m只能是整数,因此实际分频系数m1，并不等于需要的分频器分频系数m,他们有如下关系:
m1=int(m)≤m(2)
因此,为了得到准确的目标频率fd,我们希望分频器的输入频率不是基准频率源fo,而是另外的一个频率f1=fd×m1.这样我们通过分频系数为m1的分频器就可以得到准确的目标频率fd。由于m1≤m,也就是f1≤fo。假设fo和f11的差值为d=fo-f1,因此只要在基准频率fo上减去d,然后送入分频系数为m1的分频器,就可以得到我们需要的目标频率了。
基于 VHDL 的函数信号发生器的设计--毕业设计
长江大学工程技术学院毕业论文学院：专业班级：学号：姓名：指导教师：辅导教师：________～________学年________年____月至 ________年____月基于 VHDL 的函数信号发生器的仿真设计【摘要】数字技术和计算机技术已经广泛运用于工业、农业、医学、教育、军事、生活等各个领域，其应用之深之广令人惊叹。
电子设计自动化技术已日趋成为现代电子设计技术的核心，这种技术又称为 EDA（Electronic Design Automation）技术。
EDA 技术基于硬件描述语言 HDL。
VHDL 是 HDL 的一种，并广泛应用在电子设计中。
锯齿波、三角波、方波、正弦波等多种波形均可以从函数信号发生器中产生。
我们在电路实验中也广泛运用到函数信号发生器。
本文基于 VHDL 语言设计各个波形产生模块，然后在 QUARTUS II 软件上实现波形的编译及仿真，通过四选一数据选择器选择输出三角波、锯齿波、矩形波或正弦波中的一种规定波形，并采用调频模块和调幅模块进行调频调幅，可以产生多种波形。
【关键词】：函数信号发生器；EDA 技术；VHDL；QUARTUS II 软件目录1 基于VHDL的函数信号发生器的设计…………………………………………1.1信号发生器的发展现状……………………………………………………1.2研究信号发生器目的和意义………………………………………………1.3主要研究设计内容、关键问题及解决思路………………………………1.3.1主要研究内容…………………………………………………………1.3.2关键问题………………………………………………………………1.3.3解决思路………………………………………………………………2系统设计………………………………………………………………………2.1设计要求与任务……………………………………………………………2.2设计方案……………………………………………………………………2.3相关模块介绍………………………………………………………………2.3.1时钟脉冲与复位………………………………………………………2.3.2调频与调幅……………………………………………………………2.4相关组合对应关系…………………………………………………………3 系统仿真………………………………………………………………………3.1相关工具简介………………………………………………………………3.2波形数据产生模块…………………………………………………………3.2.1锯齿波…………………………………………………………………3.2.2三角波…………………………………………………………………3.2.3方波……………………………………………………………………3.2.4正弦波…………………………………………………………………4 调控模块………………………………………………………………………4.1波形输入控制模块…………………………………………………………4.2波形输出控制模块…………………………………………………………4.3频率控制模块………………………………………………………………4.4幅度控制模块………………………………………………………………5 结果分析………………………………………………………………………6 结论……………………………………………………………………………前言信号发生器也被称为信号源或振荡器，被广泛应用于生产实践与科学技术。
基于VHDL的m序列伪随机信号发生器设计 精品
成都电子机械高等专科学校毕业设计论文作者姚世刚学号2009111733系部电子与电气工程系专业电子测量技术与仪器题目基于VHDL的m序列伪随机信号发生器的设计指导教师赵茂林评阅教师完成时间：2012年4 月30日毕业设计(论文)中文摘要题目：基于VHDL的m序列发生器的设计摘要：VHDL/CPLD即复杂可编程逻辑器件作为一种大规模集成电路，可根据用户的需要自行构造逻辑功能，可实现较大规模的电路设计，因此被广泛应用于产品的原型设计和产品生产之中。
几乎所有应用中小规模通用数字集成电路的场合均可应用CPLD器件。
本文介绍了基于CPLD的m序列发生器的设计方法。
关键词：CPLD；MAX+PLUS II；伪随机码；ｍ序列发生器毕业设计(论文)外文摘要Title : M—sequence Generator Based CPLDAbstract: VHDL/CPLD Complex Programmable Logic Device that is, as a large scale integrated circuits can be constructed according to the needs of users on their own logic, enabling large-scale circuit design, it is widely used in product design and prototype production into. Almost all applications of small and medium general-purpose digital integrated circuits may be applied CPLD devices occasions. This article describes the m-sequence generator based on CPLD design method.Key words: CPLD；MAX+PLUS II；Pseudorandom Code；m sequence code Generator目录前言 (6)1课题介绍 (7)1.1为什么研究此课题 (7)1.2伪随机序列的应用与意义 (7)1.3伪随机序列的研究现状 (8)1.4研究内容 (8)2设计中使用芯片及VHDL语言介绍 (9)2.1 CPLD芯片介绍 (9)2.1.1概述 (9)2.1.2 MAX7000特点 (9)2.1.3 EPM7128LC84-7 (11)3 伪随机序列介绍 (12)3.1 伪随机序列理论的发展史 (13)3.2 伪随机序列的构造方法 (13)4 序列信号发生器原理 (14)4.1序列信号发生器的设计 (15)4.1.1反馈移位型序列信号发生器 (15)4.1.2计数型序列码发生器 (18)5 移位寄存器 (20)5.1移位寄存器 (20)5.1.1 寄存器 (20)5.1.2移位寄存器 (21)5.2 线性反馈移位寄存器结构 (22)5.2.1 D触发器 (22)5.2.1.1 D触发器工作原理 (22)5.2.1.2 D触发器真值表 (23)5.2.1.3 特征方程 (23)5.2.1.4 状态转移图 (23)5.2.1.5时序图 (24)5.2.1.6 脉冲特性 (24)5.2.2异或门 (25)5.2.2.1 基本原理 (25)5.2.2.2 异或门逻辑符号 (25)5.2.2.3 逻辑表达式 (25)5.2.2.4 真值表 (25)5.3 线性反馈移位寄存器 (26)5.3.1 什么是反馈移位寄存器 (26)5.3.2 线性反馈移位寄存器 (26)5.3.3 性质 (26)6 伪随机信号 (27)6.1 伪随机信号 (27)6.2 m序列码发生器 (30)7 m序列性质 (33)7.1 均衡性 (33)7.2游程特性 (33)7.3 移位相加性 (33)7.4 相关特性 (33)7.5 伪随机特性 (34)8 序列信号发生器的设计和仿真实现 (35)8.1 m序列生成单元的电路设计 (35)8.1.1 系统组成 (35)8.1.2 程序方框图 (36)8.2 m序列发生器 (36)8.3 VHDL语言实现 (37)8.4 仿真数据及结论 (39)结论 (42)致谢 (43)参考文献 (43)前言CPLD(Complex Programmable Logic Device)复杂可编程逻辑器件，是从PAL和GAL器件发展出来的器件，相对而言规模大，结构复杂，属于大规模集成电路范围。
基于VHDL可编程m序列发生器的研制
基于 VHDL 可编程 m 序列发生器的研制赵林军(陕西理工学院 电子与信息工程系 陕西 汉中 723003)摘 要: 提出一种可实现周期ƒ初相位编程控制的 m 序列发生器逻辑电路的设计方案。
给出了 V HDL 与 C P L D 的实现 方 案。
程序经编译、仿真、测试后, 可以实现设计要求。
该器件在M C S 51 的控制下, 实现m 序列的周期、初相位的编程变关键词: m 序列发生器; V HDL ; 逻辑电路; C P L D中图分类号: TN 914142文献标识码: B文章编号: 1004 373X (2004) 14 033 02Re s ea r ch an d D eve lop m en t of Programm a b le m Sequen ce Gen e ra tor Ba sed on VHDLZHA O L in jun(D ep a r t m en t o f E lec t ro n i c & Info rm a t i o n E ng inee r ing , Shaanx i U n i ve r s ity o f T echno lo gy , H anzho ng , 723003, C h ina )A b stra c t : T h e a r t i c l e in t r o d uce s o n e o f m sequ en ce gen e r a t o r s , w h ich deve l op ed ba s in g o n V HDL lan guage an d can beenp ro g r am m ab le o n p e r i o d s f r om 22 - 1 to 232- 11 W e exp lica t ed m ak in g p r i n c i p le an d w o rk i n g co u r s e , fu r t h e r m o re , gave th e h a r d w ir ec i rcu it o f th e i m p lem en t th a t h a s g r ea t l y p rac t i ca l and refe r en t i a l va l ue 1Keywords : m sequ en ce gen e r a t o r ; V HDL ; lo g i ca l c i rcu it ; C P L Dm 序列广泛应用于数字基带信号进行加扰, 改善数字 序列的位定时质量与帧同步和自适应时域均衡性能, 同时 也是构造平衡 G OL D 码的基础。
基于FPGA的VHDL语言m序列生成详解+源码
说明可控m序列产生器我分成四个小模块来做，M，M1，M2，M3分别对应为：m序列产生器、控制器、码长选择器、码速率选择器。
一、M: m序列产生器这是该设计的核心局部，原理就是设计一个通用m序列产生子单元，然后由外部选择器来写入码型，码长等参数，加以循环可连接成任意长度的m序列产生器，其子单元构造如下：如上图，假设N=15，就有15个这样的子单元首尾相接。
注意：开头和结尾的两个子单元会有所不同，因为首单元需要输入初值，尾单元要进展直通反应，在程序里请多留意。
图中，主要部件是一个D触发器，Q(N+1)为上一级输出；Q(N)既是本级输出；CP为选择后的时钟脉冲；B(N)为本级参数选择控制；A(N)受控于B(N),决定本级输出Q(N)是否反应〔B(N)为1时反应〕；C〔N〕为本级反应；C〔N-1〕为下一级反应。
具体原理参看m序列组成构造。
此外，本程序还参加了EN(发送控制)、RN(首单元置数)、SEL1(码长选择，即N的选择，N=2-15)、SEL2(码型选择，即正逆码选择)四个控制端，可满足设计要求。
OP为码输出端。
二、M1：控制器控制器主要是将外部的序列发送控制信号STA转换为EN和RN 两个控制信号。
其中，EN与STA的波形根本一致，只是它与CP进展了同步处理；RN在EN为‘1’的头一个脉冲周期里置高电平，以到达为序列发生器的首端置数的目的。
如果不清楚的话可以看一下它的模拟波形。
〔注意：STA要采用自锁定开关，高电平有效〕三、M2：码长选择序列的码长选择既是N值的选择，码长=2**N-1。
核心就是一个计数器，可从2计到15。
按一次PUSH就可以自动加一〔注意：按键建议采用自弹跳按键，如过需要软件去除按键震颤的话，我再做发给你〕，没有0，1两个状态。
如果需要的话还可以扩展7段数码管的接口，以显示N值。
四、M3：码速率选择器码的传输速率是靠CP来控制的，CP的频率就等于码元速率。
这段程序包含一个倍频器，一个5分频的分频器，可把5MHZ的脉冲源CLK扩展成1MHZ和10MHZ。
基于VHDL语言的序列发生器设计
基于VHDL语言的序列发生器设计
焦鹏;邓正万
【期刊名称】《数字技术与应用》
【年(卷),期】2023(41)1
【摘要】在介绍了序列信号发生器的基础上,给出了利用VHDL语言设计的具体方法。
结合MAX+PLUS II的波形仿真功能,验证设计的正确性。
1序列信号发生器简介数字信号采用二值信息“0”和“1”来表示两个相对的状态,如脉冲的有、无或电平的高、低。
例如:若用“1”表示高电平,则“0”可表示低电平;若用“0”表示有脉冲,则“1”可表示无脉冲。
数字电路中,“0”和“1”仅表示两种相对独立的状态,没有数值上的大小概念,在实际应用中,两个相对独立的状态可用电子器件的开关特性来实现,就是利用二极管、三极管、场效应管等元器件的开关特性,如完全导通表示一种状态,完全截止表示另一种状态。
因此,数字电路的传输与信号处理无论在电路结构还是研究内容、分析方法均与模拟电路不同。
【总页数】3页(P171-173)
【作者】焦鹏;邓正万
【作者单位】江苏商贸职业学院
【正文语种】中文
【中图分类】TP391.9
【相关文献】
1.基于VHDL的GOLD序列发生器的设计与实现
2.基于VHDL可编程m序列发生器的设计及应用
3.基于VHDL语言的数字波形发生器的设计
4.基于VHDL全状态伪随机序列发生器的设计
5.基于VHDL的多波形m序列发生器的设计
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基于VHDL函数信号发生器的设计
基于VHDL函数信号发生器的设计近年来，信号发生器在电子测试和实验中起着关键作用。
基于VHDL函数的信号发生器设计是一种常用的方法，本文将详细介绍该设计思路和实现步骤。
一、设计思路VHDL是一种硬件描述语言，可用于设计数字电路和系统。
我们可以使用VHDL编写代码来定义信号的行为和特性，从而生成所需的信号。
信号发生器的设计思路是生成一个包含特定频率和幅度的周期性信号。
为了实现这个功能，我们可以通过使用函数、计数器以及DAC（数模转换器）等模块来完成。
具体来说，设计思路分为以下几个步骤：1.定义所需的信号特性，包括频率、幅度以及波形类型等。
2.使用VHDL函数生成幅度随时间变化的波形数据。
3.设计一个计数器来确定当期的波形数据。
4.使用DAC将波形数据转换为模拟信号输出。
二、信号发生器的实现步骤以下是信号发生器的实现步骤。
以一个简单的正弦波生成器为例，介绍各个步骤的具体实现方式。
1.定义信号特性：在设计过程中，我们需要定义信号的频率和幅度。
比如，我们可以设置频率为1kHz，幅度为2V。
2.生成波形数据：使用VHDL函数的方式来生成正弦波形的数据。
具体实现方式如下：- 定义一个常量signal_Amplitude表示信号的幅度。
- 在一个process块中，定义一个变量signal_Data，来存储生成的波形数据。
- 循环迭代变量i，使用sine函数生成正弦波的样本点。
-将样本点乘以信号幅度，得到最终的波形数据。
- 将波形数据输出到一个信号signal_Output。
3.设计计数器：为了确定当前的波形数据，我们需要设计一个计数器。
计数器的周期应该随着信号频率的变化而改变。
具体步骤如下：- 定义一个计数器signal_Counter，用于在每个时钟周期内递增。
- 使用一个变量signal_Period，表示信号的周期，计算公式为：signal_Period = (Fclk / Freq) - 1，其中Fclk为时钟频率，Freq为信号频率。
基于VHDL多波形发生器的设计与实现
平 , 张沛朋 : 基于 VHDL 多波形发生器的 设计与实现
基于 VHDL 多波形发生器的设计与实现
陈 平, 张沛朋
( 济源职业技术学院 计算机系 , 河南 济源 459000)
摘 要。
要: 利用 EDA 开发平台 , 采用 VH DL 语言编程和 Quartus 软件编译仿真, 设计了正弦波 、 三角
波、 方波和用户所编辑的各种混合波形发生器。 该波形发生器可以满足各种机电控制和工程仿真的需 关键词: EDA; VHDL; Quartus ; 波形 DOI : 10 . 3969 / .j issn . 1672- 0342 . 2010 . 02. 006 中图分类号: TP346 文献标识码: A 文章编号: 1672- 0342( 2010) 02- 0017- 04 发手段, 采用复杂的可编程逻辑器件作为控制核 心实现的多波形发生器。总体设计原理图如图 1 所示。其 中控 制电 路是 设计 的主 要电 路, 采用 VH DL 语言 描述 。控制电 路共 分为六 个小模 块。分别为 : 初值模块 CHUZH I 、 分频器 FANA、 方 波发生器 SQUARE、 三角波发生 器 DELTA、 正弦 波发生器 SI N、 单一或混合波形控制器 CH PRO31 。 最后利用元件例化语句生成顶层电路并将其各功 能模块连接起来, 用 Quartus 软件进行仿真。设 计的难点在于协调各模块工作, 严格遵守各信号 间时序关系。
统编程实现, 用硬件描述语言以及图形输入完成 了整个功能模块的全部设计工作, 尽可能的减少 了硬件开销。根 据实际需要 , 可产生正弦 波, 方 波, 三角波三种周期性波形 , 可产生三种基本波形 的线性组合以及其谐波线性组合的波形信号 , 可 以用键盘或其他输入装置产生任意波形等多种波 形参数。该任意波形发生器利用可仿真任意波形 原理 , 只要数字示波器或其它记录仪捕捉到的波 形, 任意发生器都可复制出 , 特别有用的是仿真单 次偶发的信号, 例如地震波形、 汽车碰撞波形等等。 参考文献 :
(完整word版)基于VHDL语言信号发生器的设计.EDA课程设计
EDA 课程设计报告书课题名称 基于VHDL 语言信号发生器的设计 姓 名易金祥学 号 081220139 院 系 物理与电信工程系 专 业 电子信息工程 指导教师周来秀 讲师2011年 6月10日※※※※※※※※※ ※※ ※※ ※※2008级学生EDA 课程设计基于VHDL语言信号发生器的设计1、设计目的1) 掌握使用EDA工具设计信号发生器系统的设计思路和设计方法，体会使用EDA综合过程中电路设计方法和设计思路的不同，理解层次化设计理念。
2) 熟悉在Quartus II环境中，用文本输入方式与原理图输入方式完成电路的设计，同时掌握使用这两种方式相结合的EDA设计思路。
3) 通过这一部分的学习，对VHDL语言的设计方法进行进一步的学习，对其相关语言设计规范进行更深层次的掌握，能够更加熟练的做一些编程设计。
2、设计的主要内容和要求通过使用VHDL语言及Quartus II软件，设计多功能信号发生器的每个模块，将正弦波模块，方波模块，三角波模块，阶梯波模块创建相应的元件符号，同时设计好4选1数据选择器模块，再通过原理图输入方式，将各个模块组合起来，设计成一个完整的多种信号发生器电路，同时将各个模块单独进行仿真，设计各个模块的仿真波形，最后进行总原理图电路仿真，设计该信号发生器的总的仿真波形。
信号发生器:体现在它能自动的实现四种波形的转换。
根据题目的分析与整体构思可知，要完成设计任务必须完成以下要求：1、设计好用于波形切换的四路数据选择器selector4_1；2、设计好用于总电路设计的各个信号输出模块；3、设计好数模（D/A）转换器。
3、整体设计方案基本设计方案：在现有单一信号发生器的基础上，加上其它信号模块，通过组合与设计，用数模转换器（D/A）将选中的信号源发出的信号由数字信号转换为模拟信号，再用示波器显示出来，其信号发生器的结构框图如图3.1所示。
信号发生器由各个单一信号模块组合而成，其中信号产生模块将产生所需的各种信号，信号发生器的控制模块可以用数据选择器实现，用4选1数据选择器实现对四种信号的选择。
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１ 、引言
ＶＨＤＬ（超高速硬件描述语言）是一种 符合 Ｉ Ｅ Ｅ Ｅ 工业标准的硬件描述语言，在 ＥＤＡ（电子设计自动化）领域得到广泛的 应用。应用 ＶＨＤＬ 进行电子系统设计，可 以使用自顶向下的设计方法，设计成果标 准化，可移植性好，具有与硬件无关的特 性，因此特别适合于大规模的专用电子系 统的开发。
３．２ 一般情况 为了得到纳米摩擦在一般情况下的规 律性，模拟过程中设置了相关可调参数，如 表 １ 所示。 在 ＫＢＴ＝０．１ ε，势能 ｕ０（０．０１ ε～０．０４ ε），ＵＰ（０．０３～０．０９），ＵＡ（０．０３～０．０９）情况 下，模拟 Ｃ 在（０．０３～０．０９）之间对摩擦系数 的影响。图 ３ 给出了不同势能 ｕ０ 大小，不 同 ＵＰ，ＵＡ 情况下得到的摩擦系数的倒数 随 Ｃ 的变化曲线。 由图可以看出，最显著的特点是在不 同摩擦条件下的摩擦系数倒数曲线随 Ｃ 的 变化在 Ｃ＝０．５ 处出现了汇聚且出现最小值， 而在两侧则离散增加。当 Ｃ＝０．５ 时出现摩 擦系数倒数最小值，也就是出现了摩擦系 数最大值，即在完全匹配的情况下出现摩 擦最大值。完全匹配处之所以出现摩擦最 大值的原因在于此时所有的附加原子步伐 统一，能够同时受到衬底原子的拉力而加 速移动，又能够同时受到阻力减速，相互之 间无法将能量转化为势能保存，而只能以 热量的形式进行耗散。曲线的聚合同时说 明对于纳米摩擦无论势能形式如何组合变 化，势能大小的如何变化，在对摩擦的调制 作用中界面晶格匹配度 Ｃ 对整个摩擦过程 的调制作用最为明显，在完全匹配的情况 下摩擦最大。 由图可以发现另一个特点，摩擦系数 在 Ｃ 为 ０．５ 两侧随Ｃ的增大或者减少而迅速 减小，但在 Ｃ 为 ０．８ 时出现了转折点。此转 折点在不同的条件下，对摩擦的调制作用 表现出不同程度的影响，说明此转折点为 复合势能情况下产生的影响，而这种调节 作用与势能周期比例 Ｕ Ｐ 和势能振幅比例 ＵＡ 之间存在非线性关系。转折点的出现原 因为附加原子在不同的衬底复合势能阱中 进行运动时受到衬底原子的拉扯作用产生 了强烈的声子振动所带来的影响，这种拉 扯作用主要受到势能振幅比例与势能周期 之间的比例关系的影响。当处于衬底势能 最高点时，附加原子将出现失稳并自动跳跃 到下一势能最低点，然后在此平衡位置剧烈 震荡和激发声子，从而使能量不可逆地以声
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化 后 值 为 最 低 位 为 ‘ １ ’， 其 余 位 为 ‘ ０ ’。
图 ３ 为当 ｎ＝５，ｆｂ＝７５（八进制）时的 仿真波形。
图 ４ 为当 ｎ＝７，ｆｂ＝２０３（八进制）时的 仿真波形。
从仿真波形中可看出，当寄存器级数 ｎ 及反馈系数 ｆｂ 的值作相应变化时，可以 输出不同的 ｍ 序列波形。
参考文献 ［１］ 宋万杰，罗丰，吴顺君．ＣＰＬＤ 技术及 其应用．西安电子科技大学出版社．１９９９ ［２］ 潘松，黄继业．ＥＤＡ 实用教程．科学出版 社．２００５ ［３］ 段吉海， 黄智伟．数字通信系统的建模 与设计．电子工业出版社．２００４ 作者简介 林挺钊：中南大学信息科学与工程学院，湖 南，长沙； 福建工程学院电子信息与电气工程系，福建， 福州； 刘建成：中南大学信息科学与工程学院，湖 南，长沙。
基础及前沿研究 中国科技信息 ２００８ 年第 １８ 期 ＣＨＩＮＡ ＳＣＩＥＮＣＥ ＡＮＤ ＴＥＣＨＮＯＬＯＧＹ ＩＮＦＯＲＭＡＴＩＯＮ Ｓｅｐ．２００８
基于 ＶＨＤＬ 的多波形
m 序列发生器的设计
林挺钊 １，２ 刘建成 １ １、中南大学信息科学与工程学院 ４１００８３ ２、福建工程学院电子信息与电气工程系 ３５００１４
图 ２ ｍ 序列发生器工作总流程 Ｆｉｇ．２ Ｏｖｅｒａｌｌ ｗｏｒｋｉｎｇ ｆｌｏｗｃｈａｒｔ ｆｏｒ ｍ－
ｓｅｑｕｅｎｃｅ ｇｅｎｅｒａｔｏｒ
图 １ ｍ 序列发生器结构模型 Ｆｉｇ．１ Ｓｔｒｕｃｔｕｒｅ ｍｏｄｅｌ ｏｆ ｍ－ｓｅｑｕｅｎｃｅ ｇｅｎｅｒａｔｏｒ
图 ３ ｎ＝５ ，ｆｂ＝７５（八进制）时的仿真波形 Ｆｉｇ．３ Ｅｍｕｌａｔｉｏｎａｌ ｗａｖｅｆｏｒｍ ｗｈｅｎ ｎ＝５，ｆｂ＝７５（ｏｃｔａｌ）
好的伪随机序列。 ｍ 序列发生器由 ｎ 级移位寄存器、模２
加法器组成的线性反馈网络和时钟脉冲发 生器构成。如图 １ 所示。
在移位脉冲的作用下，移位寄存器各 级随反馈逻辑不断变化，其最后一级作为 序列输出端。输出序列｛ａｋ｝的特性由移位寄 存器的级数、各级的初始状态、反馈逻辑和 时钟速率决定。
反馈逻辑函数为：
参考文献 ［１］ Ｂ．Ｎ．Ｊ．Ｐｅｒｓｓｏｎ １９９９ Ｓｕｒｆａｃｅ Ｓｃｉｅｎｃｅ Ｒｅｐｏｒｔ ３３ ８３ ［２］ Ｊａｃｑｕｅｌｉｎｅ Ｋｒｉｍ ２００２ Ｓｕｒｆａｃｅ Ｓｃｉｅｎｃｅ ５００ ７４１－７５８ ［３］ Ｂｈａｒａｔ Ｂｈｕｓｈａｎ ａｎｄ Ｈｕｉｗｅｎ Ｌｉｕ ２００１ Ｐｈｙｓ． Ｒｅｖ． Ｂ ６３ ２４５４１２ ［４］ Ｃ． Ｍａｔｈｅｗ Ｍａｔｅ， Ｇａｒｙ Ｍ． ＭｃＣｌｅｌｌａｎｄ， Ｒａｇｎａｒ Ｅｒｌａｎｄｓｓｏｎ， ａｎｄ Ｓｈｉｒｌｅｙ Ｃｈｉａｎｇ １９８７ Ｐｈｙｓ． Ｒｅｖ． Ｌｅｔｔ． ５９ １９４２－１９４５ ［５］ Ｔ． Ｃｏｆｆｅｙ ａｎｄ Ｊ． Ｋｒｉｍ ２００５ Ｐｈｙｓ． Ｒｅｖ． Ｂ ７２ ２３５４１４ ［６］ Ｊ． Ｋｒｉｍ， Ｄ． Ｈ． Ｓｏｌｉｎａ， ａｎｄ Ｒ． Ｃｈｉａｒｅｌｌｏ １９９１ Ｐｈｙｓ． Ｒｅｖ． Ｌｅｔｔ． ６６ １８１ ［７］ Ｅｌｉｚａｂｅｔｈ Ｄ． Ｓｍｉｔｈ， Ｍａｒｋ Ｏ． Ｒｏｂｂｉｎｓ， ａｎｄ Ｍａｒｅｋ Ｃｉｅｐｌａｋ １９９６ Ｐｈｙｓ． Ｒｅｖ． Ｂ ５４， ８２５２ ［８］ Ｇａｎｇ Ｈｅ ａｎｄ Ｍａｒｋ Ｏ．Ｒｏｂｂｉｎｓ ２００１ Ｐｈｙｓ． Ｒｅｖ．．Ｂ ６４ ０３５４１３ ［９］ Ｂ． Ｎ． Ｐｅｒｓｓｏｎ １９９３ Ｐｈｙｓ． Ｒｅｖ． Ｌｅｔｔ． ７１， １２１２ ［１０］ Ａ． Ｌｉｅｂｓｃｈ， Ｓ． Ｇｏｎ ａｌｖｅｓ， ａｎｄ Ｍ． Ｋｉｗｉ Ｐｈｙｓ． １９９９ Ｒｅｖ． Ｂ ６０， ５０３４
普通的 ｍ 序列发生器产生的 ｍ 序列的 波形是固定的，而实际应用中可能要求使 用各种不同序列长度及反馈连接的 ｍ 序列 波形。因此我们考虑使用可编程逻辑器件 为设计载体，以 ＶＨＤＬ 为设计语言，通过 ＥＤＡ 方法设计多波形 ｍ 序列发生器。
２ 、ｍ 序列产生原理
ｍ 序列是由带线性反馈的移位寄存器 产生的周期最长的一种二进制序列，是在 通信领域中得到广泛应用的伪随机序列之 一。当周期长度足够大时，ｍ 序列与随机序 列的性质十分相似，是一种伪噪声特性较
４ 、仿真波形及分析
使用 ＡＬＴＥＲＡ 公司的 ＭＡＸ＋ＰＬＵＳＩＩ 软件中的仿真器对所设计的多波形 ｍ 序列 发生器进行仿真。其中 ｃ ｌ ｋ 为仿真时钟信 号，频率均为 ３０ｎｓ；ｌｏａｄ 为初始化控制端， 当 ｌｏａｄ＝‘１’时有效；移位寄存器的初始
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表 １ 部分 ｍ 序列发生器的反馈系数 Ｔａｂ．１ Ｐａｒｔ ｆｅｅｄｂａｃｋ ｍｏｄｕｌｕｓ ｏｆ ｍ－ｓｅｑｕｅｎｃｅ ｇｅｎｅｒａｔｏｒ
表 １ 可调参数及其调节范围
子的形式耗散掉。当附加原子在势能阱较 深，而周期较小的势能阱中运动时受到的 衬底原子拉力由最大值迅速变成了反向阻力最大值的过程中，附加原子无法将拉力 所带来的能量完全转化为原子之间的势能 保存，而只能以晶格振荡的方式转化为热 的形式放出，从而导致系统拉力作功成为 摩擦产生热量过程，进而实现能量以晶格 振动的形式耗散，摩擦系数增大。
模拟结果表明，无论如何改变势能周 期和势能大小比例组合势能，均可以发现 摩擦系数受到了匹配度的调制作用最大， 说明摩擦的主要原因来源于衬底与附加原 子之间的晶格不匹配造成滑动过程中能量 的耗散。
４ 、总结
本文在不同势能组合形式下，不同晶 格匹配度情况开展了纳米摩擦分子动力学 模拟，得到了一维纳米摩擦的一般性规律。 模拟过程中主要设定了势能周期的分配， 势能大小的分配等几个重要参数，通过固 定不同参数模拟了匹配度对摩擦过程的调 制作用。通过模拟发现在不同的摩擦环境 中，匹配度对纳米摩擦的影响出现了两个 极值点，一个为匹配度 ０．５，此时纳米摩擦 的主要调制作用由匹配度来决定，其他因 素对摩擦的调制作用不明显；另一个为匹 配度 ０．８，此时纳米摩擦的主要调节作用为 势能振幅比例和势能周期比例调制，这种 调制作用实现对摩擦的控制作用，为多原 子的表面膜的摩擦系数控制提供了参考依 据。通过控制多原子薄膜中不同原子种类 和它们之间的晶格常数来控制薄膜的摩擦 系数，从而实现对摩擦磨损的合理控制。
［１１］ Ｍａｒｅｋ Ｃｉｅｐｌａｋ， Ｅｌｉｚａｂｅｔｈ Ｄ． Ｓｍｉｔｈ， ａｎｄ Ｍａｒｋ Ｏ． Ｒｏｂｂｉｎｓ １９９４ Ｓｃｉｅｎｃｅ ２６ Ａｕｇｕｓｔ ２６５ ５１７６ ［１２］ Ｅｌｉｚａｂｅｔｈ Ｄ． Ｓｍｉｔｈ ａｎｄ Ｍａｒｋ Ｏ． Ｒｏｂｂｉｎｓ， Ｍａｒｅｋ Ｃｉｅｐｌａｋ１９９６ Ｐｈｙｓ． Ｒｅｖ． Ｂ ５４， ８２５２－ ８２６０ ［１３］ Ｊ． Ｚｈａｎｇ ａｎｄ Ｊ． Ｂ． Ｓｏｋｏｌｏｆｆ ２００５ Ｐｈｙｓ． Ｒｅｖ． Ｅ ７１， ０６６１２５ ［１４］ Ｅｖｙ Ｓａｌｃｅｄｏ Ｔｏｒｒｅｓ， Ｓｅｂａｓｔｉ á ｎ Ｇｏｎ？ａｌｖｅｓ， Ｃｌａｕｄｉｏ Ｓｃｈｅｒｅｒ， ａｎｄ Ｍｉｇｕｅｌ Ｋｉｗｉ ２００６ Ｐｈｙｓ． Ｒｅｖ． Ｂ ７３， ０３５４３４ ［１５］ Ｊｏｈｎ Ｃ．Ｔｕｌｌｙ， Ｇｅｏｒｇｅ Ｈ．Ｇｉｌｍｅｒ， ａｎｄ Ｍａｒｙ Ｓｈｕｇａｒｄ １９７９ Ｊ．Ｃｈｅｍ．Ｐｈｙｓ． ７１（４） ［１６］ Ｍ．Ｐ．Ａｌｌｅｎ． １９８０ Ｍｏｌ．Ｐｈｙｓ． ４０ １０７３ ［１７］ Ｍ．Ｐ．Ａｌｌｅｎ． １９８２ Ｍｏｌ．Ｐｈｙｓ． ４７ ５９９ ［１８］ Ｂ． Ｎ． Ｐｅｒｓｓｏｎ １９９３ Ｐｈｙｓ． Ｒｅｖ． Ｂ． ４８， １８１４０
α ｉ（ｉ＝０，１，…，ｎ－１）是移位寄存器各级 的状态；ｃｉ（ｉ＝１，２，…，ｎ）对应移位寄存器各 级的反馈系数。ｃｉ＝１ 表示该级移位寄存器 参与反馈，ｃｉ＝０ 表示该级移位寄存器不参 与反馈。当级数和反馈系数确定后，则反馈 移位寄存器的输出序列就确定了。表１中列 出了部分 ｍ 序列发生器的反馈系数。