Candence约束管理器分册
Candence使用手册仿真分册
前言PCB仿真Cadence软件是我们公司统一使用的原理图设计、PCB设计、高速仿真的EDA工具。
进行仿真工作需要有很多方面的知识，须对高速设计的理论有较全面的认识，并对具体的单板原理有一定的了解，还需具备仿真库的相关知识等。
在这个分册中仅对仿真软件的使用进行较详细的阐述，还介绍高速设计的一些相关理论，仿真过程是基于Allegro SPB 15.7的PCB SI模块进行的。
其他知识，如仿真库的知识、约束管理器等请参阅专门的使用手册。
在此非常感谢网络南研 EDA和本部 EDA对此手册的支持。
第一章高速设计与PCB仿真流程本章介绍高速PCB仿真设计的基础知识和重要意义，并介绍基于Cadence 的Allegro SPB15.7的PCB仿真流程。
1.1高速信号与高速设计随着通信系统中逻辑及系统时钟频率的迅速提高和信号边沿不断变陡，PCB的走线和板层特性对系统电气性能的影响也越发显著。
对于低频设计,走线和板层的影响要求不高甚至可以完全忽略不计。
当频率超过 50MHz时，PCB走线则必须以传输线考虑，而在评定系统性能时也必须考虑 PCB 板材的电参数影响。
当系统时钟频率达到120MHz及更高时，就只能使用高速电路设计方法，否则基于传统方法设计的PCB将无法工作。
因此，高速电路设计技术已经成为电子系统设计师必须采取的设计手段，只有通过使用高速电路设计师的设计技术，才能实现设计过程的可控性。
高速系统的设计必须面对互连延迟引起的时序问题以及串扰、传输线效应等信号完整性问题。
通常认为如果数字逻辑电路的频率达到或者超过45MHZ~50MHZ，而且工作在这个频率之上的电路占整个电子系统的一定份量（比如说１／３），就称为高速电路。
实际上，信号边沿的谐波频率比信号本身的频率高，是信号快速变化的上升沿与下降沿（或称信号的跳变）引发了信号传输的非预期结果。
因此，通常约定如果线传播延时大于1/2数字信号驱动端的上升时间，则认为此类信号是高速信号并产生传输线效应，见图1－1所示。
最全的 cadence 元器件库 详细说明
Cadence ORCAD CAPTURE元件库介绍Ieee文件夹ieee_百度百科美国电气和电子工程师协会(IEEE)是一个国际性的电子技术与信息科学工程师的协会，是世界上最大的专业技术组织之一（成员人数），拥有来自175个国...IEEE Digital_IEEE_7400BUS_Driver_Transceiver_IEEE_7400Counter_IEEE_7400Digital_Gate_IEEE_7400.olbDigital_Latch_IEEE_7400.olb 锁存器Digital_MUX_IEEE_7400.olb MUX•多路复用器（multiplexer）；Digital_Shift_Register_IEEE_7400.olbDigital_Static_RAM_IEEE_7400.olb 静态随机存储器（Static Random Access Memory）Library文件夹AMPLIFIER.OLB共182个零件，存放模拟放大器IC，如CA3280，TL027C，EL4093等。
Amplifier_Analog_IC.olbARITHMETIC.OLB共182个零件，存放逻辑运算IC，如TC4032B，74LS85等。
Digital_Logic_Arithmetic_IC.olbATOD.OLB共618个零件，存放A/D转换IC，如ADC0804，TC7109等。
Data_AD_Converter.olbBUS DRIVERTRANSCEIVER.OLB共632个零件，存放汇流排驱动IC，如74LS244，74LS373等数字IC。
Digital_Bus_Drive_TransceiverCAPSYM.OLB共35个零件，存放电源，地，输入输出口，标题栏等。
CONNECTOR.OLB共816个零件，存放连接器，如4 HEADER，CON AT62，RCA JACK等。
candence使用手册仿真分册实用手册
Candence使用手册_仿真分册前言PCB仿真Cadence软件是我们公司统一使用的原理图设计、PCB设计、高速仿真的EDA工具。
进行仿真工作需要有很多方面的知识，须对高速设计的理论有较全面的认识，并对具体的单板原理有一定的了解，还需具备仿真库的相关知识等。
在这个分册中仅对仿真软件的使用进行较详细的阐述，还介绍高速设计的一些相关理论，仿真过程是基于Allegro SPB 15.7的PCB SI模块进行的。
其他知识，如仿真库的知识、约束管理器等请参阅专门的使用手册。
在此非常感谢网络南研 EDA和本部 EDA对此手册的支持。
第一章高速设计与PCB仿真流程本章介绍高速PCB仿真设计的基础知识和重要意义，并介绍基于Cadence 的Allegro SPB15.7的PCB仿真流程。
1.1高速信号与高速设计随着通信系统中逻辑及系统时钟频率的迅速提高和信号边沿不断变陡，PCB的走线和板层特性对系统电气性能的影响也越发显著。
对于低频设计,走线和板层的影响要求不高甚至可以完全忽略不计。
当频率超过 50MHz时，PCB走线则必须以传输线考虑，而在评定系统性能时也必须考虑 PCB 板材的电参数影响。
当系统时钟频率达到120MHz及更高时，就只能使用高速电路设计方法，否则基于传统方法设计的PCB将无法工作。
因此，高速电路设计技术已经成为电子系统设计师必须采取的设计手段，只有通过使用高速电路设计师的设计技术，才能实现设计过程的可控性。
高速系统的设计必须面对互连延迟引起的时序问题以及串扰、传输线效应等信号完整性问题。
通常认为如果数字逻辑电路的频率达到或者超过45MHZ~50MHZ，而且工作在这个频率之上的电路占整个电子系统的一定份量（比如说１／３），就称为高速电路。
实际上，信号边沿的谐波频率比信号本身的频率高，是信号快速变化的上升沿与下降沿（或称信号的跳变）引发了信号传输的非预期结果。
因此，通常约定如果线传播延时大于1/2数字信号驱动端的上升时间，则认为此类信号是高速信号并产生传输线效应，见图1－1所示。
手册大全--candence使用手册仿真分册
Candence使用手册_仿真分册前言PCB仿真Cadence软件是我们公司统一使用的原理图设计、PCB设计、高速仿真的EDA工具。
进行仿真工作需要有很多方面的知识，须对高速设计的理论有较全面的认识，并对具体的单板原理有一定的了解，还需具备仿真库的相关知识等。
在这个分册中仅对仿真软件的使用进行较详细的阐述，还介绍高速设计的一些相关理论，仿真过程是基于Allegro SPB 15.7的PCB SI模块进行的。
其他知识，如仿真库的知识、约束管理器等请参阅专门的使用手册。
在此非常感谢网络南研 EDA和本部 EDA对此手册的支持。
第一章高速设计与PCB仿真流程本章介绍高速PCB仿真设计的基础知识和重要意义，并介绍基于Cadence 的Allegro SPB15.7的PCB仿真流程。
1.1高速信号与高速设计随着通信系统中逻辑及系统时钟频率的迅速提高和信号边沿不断变陡，PCB的走线和板层特性对系统电气性能的影响也越发显著。
对于低频设计,走线和板层的影响要求不高甚至可以完全忽略不计。
当频率超过 50MHz时，PCB走线则必须以传输线考虑，而在评定系统性能时也必须考虑 PCB 板材的电参数影响。
当系统时钟频率达到120MHz及更高时，就只能使用高速电路设计方法，否则基于传统方法设计的PCB将无法工作。
因此，高速电路设计技术已经成为电子系统设计师必须采取的设计手段，只有通过使用高速电路设计师的设计技术，才能实现设计过程的可控性。
高速系统的设计必须面对互连延迟引起的时序问题以及串扰、传输线效应等信号完整性问题。
通常认为如果数字逻辑电路的频率达到或者超过45MHZ~50MHZ，而且工作在这个频率之上的电路占整个电子系统的一定份量（比如说１／３），就称为高速电路。
实际上，信号边沿的谐波频率比信号本身的频率高，是信号快速变化的上升沿与下降沿（或称信号的跳变）引发了信号传输的非预期结果。
因此，通常约定如果线传播延时大于1/2数字信号驱动端的上升时间，则认为此类信号是高速信号并产生传输线效应，见图1－1所示。
ConstraintManager约束规则基本设置
C o n s t r a i n t M a n a g e r约束规则基本设置 Revised by Petrel at 2021约束规则的设置孙海峰在PCB设计中规则设置是必不可少的，它也可以被称为DRC检查规则，用来确定电路板的走线规则是否符合设计要求。
在AllegroPCB的电路板设计过程中，设计约束规则主要包括时序规则、走线规则、间距规则、信号完整性规则等以及物理规则等设置。
首先，需要认识一下，AllegroPCB的约束管理器：在PCB设计界面中，执行Setup/Constraints/ConstraintManager命令，弹出AllegroConstraintManager对话框，如下图。
在约束管理器中，设计者可以对电路板的电气规则、物理规则、间距规则等设计规则进行设置定义。
约束规则可以按板层、网络或者区域进行设置。
约束管理器是Cadence系统提供的专用规则设置系统，主要有菜单栏、工具栏、工作表选择区、工作状态报告栏四部分，在工作表中选择一个对象，然后右击，在弹出的命令菜单中，可以进行任意操作。
工作表选择区内可以选择电气规则、物理规则、间距规则等规则设置。
在对应Net文件夹内，可以创建指定网络的对象分组，如：系统、设计、总线、差分对、扩展网络（XNet）、网络、相对或匹配群组，也可以创建基于相关属性的电气规则（ECSet）、物理规则（PCSet）、间距规则(SCSet)等。
约束管理器的约束对象分为引脚对、总线和匹配群组，她们相互之间存在优先级差异，即底层对象会集成顶层对象指定约束，为底层对象指定的约束优先高于上层继承的约束，对象层次的优先级为系统、设计、总线、差分对、扩展网络、相对或匹配群组、引脚对。
一、电气规则设置在约束管理器中，选择Electrical选项卡，其中可以为设计或网络来设置时序规则、信号完整性规则、布线的电气规则（延时、差分对）等，执行Objects/Create/ElectricalCSet命令可新建电气规则。
Cadence软件的license管理器安装与管理
Cadence软件的license管理器安装与管理U-Creative Technology LimitedCadence软件的license管理器安装与管理Cadence软件的license管理器采用FLEXnet的license manager引擎，实现License 网上浮动管理。
目前Cadence提供两种绑定形式：一种为网卡物理地址（Physical Address）；一种为硬件狗（Hard Key）。
物理地址方式，一般将License File放在一台固定服务器上进行管理，可以与不同软件厂家的License Manager共存，在启动License Manager时，都会根据不同软件厂商设定该软件厂商的Lmgrd.exe，在License File中，不同软件厂家也都有自己的DAEMON程序，因此在与不同软件厂家的License Manager共用一台服务器时，不会发生软件冲突。
但是有一点需要注意，不同软件厂商所使用的License Manager版本不一致，可能会出现一些问题，建议都采用最新的License Manager。
硬件狗方式，基本功能与物理地址方式一样。
它的优势在于不会受固定服务器的限制，可以放在任意一台计算机上作为License服务器。
但是也存在缺点，它需要占用一个USB端口。
Cadence公司的License Manager需要占用一个固定端口号（TCP-PORT），和一个动态端口号（TCP-PORT）(动态端口在进行License设置是可以指定固定端口)。
动态端口号是当License Manager重新启动时，系统进行动态分配，对于客户的网络系统具有防火墙保护功能时，在License Manager重新启动后，需要重新开放新的动态端口号，否则客户端在调用Cadence软件时会提示找不到相关License文件。
动态端口设置请参照1.9。
Cadence软件License Manager安装步骤：1.开始License服务器安装License Manager1.1插入Cadence软件光盘或打开Cadence软件存放目录，选择Disk1/lm/setup.exe文件1.2双击setup.exe开始安装License Manager，并选择NextU-Creative Technology Limited1.3软件检查使用者的合约，选择“I accept…”，然后点击Next 到下一步。
cadence约束管理器总体设置
cadence约束管理器设置是布线过程中很重要的一步，相关的设置可以使得布线事半功倍，还可以提高走线信号的信号质量，下面具体说一下。
这篇文章图片大约46张，读者要仔细看看，需要说明的我会用文字解释一下，这些截图都是一步一步的操作，按着顺序的，没有间断，或者跳转，有些书籍，讲解东西，跳来跳去的，我不喜欢。
这篇文章的思路是，介绍约束管理器中各个约束项，然后看看各个约束项产生的效果，接下来使用一个例子来说明整个流程，创建一个CEBUS总线，建立CEBUS的ECSET，分配该ECSET给CEBUS，然后再PCBEDITOR中对CEBUS布线，布线过程中调整走线，以便符合CEBUS的ECSET，最后验证一下。
我还是用于博士的那个电路板来说明吧，真的要谢谢于博士的，希望大家购买他的书籍，支持一下。
我们打开约束管理器，对照约束管理器中间的相关约束项一个一个说明一下。
拓扑结构。
阻抗约束。
最大线长和最小线长约束总线长约束，我这里不用。
差分约束等线长约束，这个很重要，设置比较麻烦的也是它。
接下来，我们看看，约束设置以后，布线后的情况，上面的那个后缀是M1 M2 M3名称代表match group ，它就是实现等长约束的，SCOPE 选项有local 和global 之分，local 用于同一个网络的等长，比如T 型结构的2个分支，它们需要等长就要设置local ，不同网络间的等长要使用global ，比如ED0 ,ED1 ,ED2 ……之间的等长。
下面我就使用现有的电路板创建一个CE总线，其实没有必要对CE走线约束，但是我这里是为了说明上面的一套流程，所以就建立了一个CE的BUS。
建立一个ECSET，要分配给CEBUS的ECSET.下面的操作就是为这个ECSET设置好相关的约束选项，如果线长，阻抗，等长，差分等等。
要给等长添加一个match group。
到这里我们的ECSET建立和设置好了，接下来，我们把这个ECSET分配给CEBUS这个总线。
111《EDA工具手册》约束管理器分册2
第1章在原理图和PCB之间同步约束本章学习如何同步从原理图中获取的约束或者从PCB中获取的约束。
主要内容如下：∙传送电子约束从原理图到PCB∙传送电子约束从PCB到原理图∙在原理图中重写电子约束加到板上，或者反过来∙仅传送变更的电子约束从原理图到PCB或者反过来1.1 从原理图中输出约束一旦完成原理图设计并加了所有的约束，可以传送逻辑到PCB Design板，当创建了PCB 板，电子约束也可以传递给PCB。
下面就打包一个设计并创建一个PCB文件，此板文件将包含在原理图中添加的所有的约束。
从原理图中输出约束1.点击Concept HDL窗口，选择【File】/【Export Physical】，出现【Export Physical】对话框。
1.确认选择了【Package Design】选项，注意如果原理图中加了新的约束，一定要打包设计，以便约束传递到相关的板。
2.选择【Update Allegro Board (Netrev)】选项。
3.在【Output Board File】栏输入“my_board”。
4.点击按钮。
5.点击按钮，不查看报告。
1.2 在PCB Design中查看和添加约束约束管理器是与Concept HDL和PCB Design集成在一起的。
PCB工程师可以在PCB Design中启动约束管理器来查看原理图中获取的约束，除了查看，还可以进行以下工作：∙在PCB中获取相关的布局和走线的约束∙万一发现约束与板上的走线情况不一致时，更新原理图中获取的约束∙分析不同约束的值∙输出分析结果，原理图设计者可以在约束管理器中查看有没有冲突下面将在PCB Design中启动约束管理器，查看网络RESETL的约束，编辑此网络的Min First Switch约束，并增加Max Xtalk约束在网络上，并将分析这个约束和输出结果。
在PCB Design中查看和添加约束1.点击【Project Manager】界面，点击Layout图标，进入PCB Design界面。
Cadence 约束管理器的基本介绍
Cadence原理图约束管理器的基本使用1.1 约束管理器简介约束管理器是一个交叉的平台，以工作薄（workbook）和工作表（worksheet）的形式通过用户定义约束管理来管理设计中的各个网络和管脚对。
例如控制某条网络的阻抗值和布线长度等等。
约束管理器具有以下功能：1)它以数据表格的形式与用户接口，使用户能够快速的获取，修改和删除用户定义的约束值。
2)它能够所有的定义的约束进行语法检查。
3)它提供约束的继承，在高等级对象中定义的约束能够被低等级对象所集成。
而且低等级对象可以重新定义约束覆盖从高等级对象继承下来的所有约束。
能够产生原理图和pcb板关于约束捕捉的报告。
2.1 原理图和pcb板间约束捕捉的同步原理图和pcb的约束同步是指在原理图或pcb中定义或修改的约束在原理图和pcb之间可以相互传递的（原理图到pcb或pcb到原理图）。
如下图1所示：图1 原理图与pcb板约束的同步3.1 带约束管理的设计流程带约束管理的设计流程与传统的设计流程相比，其主要包含了约束文件，该约束文件以设计板的名字命名，文件扩展名为.dcf，该文件放在设计板目录下的constraints目录下。
例如在E:\KS8695P_DEMO_V100.1目录下创建了KS8695P_DEMO_V100.1工程，设计板的名称为NETCAMERA，那么在E:\KS8695P_DEMO_V100.1\WORKLIB\NETCAMERA\CONSTRAINTS目下会产生netcamera.dcf约束文件。
带约束管理的设计流程如下图2所示：图2 约束使能的设计流程3.1.1 从原理图导出约束管理到pcb在使能约束管理器的设计流程中，candence会产生5个必须发送pcb板上的文件：pstchip.dat，pstrxprt.datt，pstxnet.dat，pstcmdb.dat，pstcmbc.dat，其中前3个在传统的设计中也会产生，后2个是在使能约束管理器后产生的文件。
Cadence16.3约束规则详解
Cadence16.3约束规则详解Allegro 16.3约束规则设置约束管理器是⼀个交叉的平台，以⼯作簿和⼯作表的形式在 Cadence PCB设计流程中⽤于管理所有⼯具的⾼速电⼦约束。
可以使⽤约束管理器和SigXplorer Expert 开发电路的拓扑并得出电⼦约束，可以包含定制约束、定制测量和定制激励。
所谓约束就是⽤户定义的限制条件，当在板上⾛线和放置元件时会遵守这些约束。
电⼦约束（ECSets）就是限制PCB 上与电⾏为有关的对象，⽐如可以设置某个⽹络最⼤传输延迟为2ns。
以下图为⼀约束设置窗⼝。
⼀、说明先解释⼀下约束的类型以及约束中⽤到的简写名词，如下图所⽰：1、NCIs（NET CLASS）由众多nets或者buses、differential pairs、Xnet所组成的类，可对其赋予相似的约束。
如下图所⽰。
2、NCC（Net Class-Class）⼀般⽤在约束组与组之间的间距的时候使⽤，如下图。
3、DPr（Differential Pairs）差分对⼀组差分对⼀般由两条Xnet或者net以差分⾛线的⽅式组成，如下图。
差分对的形成有两种⽅式：⼀是由模型指定的差分对，再者就是由⽤户⾃⼰定义的差分对。
模型定义的差分对：可以在器件信号模型中指定差分对，可以使⽤PCB Design，PCB SI，SigXplores 来将模型指定给相应的元件。
⽤户定义的差分对：可以在约束管理器中 Net ⼀级的对象中创建差分对，可以灵活的更改差分对命名和更改差分对成员，但是没有模型指定差分对的精确性。
以下是设置差分对规则时，需要赋予约束的项。
针对以上约束中⽤到的⼀些约束点进⾏解释说明：差分对的worksheets包含5个主要的约束⽬录：(1)Pin Delay此值指⼀对⽹络之间管脚封装上的延迟，单位是时间ns 或者长度mil。
(2) 不耦合长度(Uncoupled Length)不耦合长度约束是⽤来限制差分对的⼀对⽹络之间的不匹配长度。
cadence约束规则设计
1，添加库：setup/user preferences/paths/libraby里面修改padpath和psmpath。
如图2，线宽约束默认线宽DEFUALT：8mil，过孔选择：VIA100-50-120电源线宽：20milSetup/constraints/physical/all layers option/create/physical cset/LW_20MIL。
把电源网络，地线，晶振管脚设置成LW_20MIL在net/all layers下，将VCC12N,VCC12P,VCC1V2,VCC3V3，VCC5V,GND,GND1V2，CYVDD,OSC_POWER设置成LW_20MILLW_12MIL的线宽同上。
过孔为VIA60-35-95，将CS4272_LRCLK, CS4272_MCLK, CS4272_SCLK,DSP_CLKIN,MCBSP_CLKIN设置成LW_12MIL3，线间距约束在spacing constraints set/all layers下创建Space_12mil 和space_20mil属性。
option/create/spacing cset/space_12MIL和space_20mil。
在net/all layers下将CS4272_LRCLK, CS4272_MCLK, CS4272_SCLK,DSP_CLKIN,MCBSP_CLKIN设置成SPACE_12MIL。
将OSC_CLK,REFIN,REF_OUT, REF2_OUT, REF4_OUT设置为SPACE_20MIL。
4，Xnet 设置Analyze/SI EMIsim/model browser,点击library mgmt点击set search path后出现对话框，点击add directory,把minisystem中的sigxp.run加进来。
然后选中选中加进来的路径，点击check lib。
cadence17.4约束规则
cadence17.4约束规则1.引言C a de nc e17.4是一款功能强大的电子设计自动化工具，用于电路设计、电路模拟和布图。
本文档旨在为使用C ade n ce17.4进行设计的工程师提供一些约束规则，以确保设计符合预期，并提高设计的性能和可靠性。
2.时序约束规则时序约束规则用于确保设计在预定的时钟频率下工作，并满足时间要求。
以下是一些常见的时序约束规则：2.1确定时钟频率在设计开始之前，需要确定所需的时钟频率。
根据设计要求和目标性能，选择一个适当的时钟频率，并确保该频率可由设计中的时钟信号提供。
2.2最小脉冲宽度在时序约束中，需要指定输入和输出信号的最小脉冲宽度。
这可以确保电路在给定的时钟频率下能够正确地处理输入信号，并生成所需的输出信号。
2.3时序补偿时序补偿用于校正电路中的时序偏差，以确保数据在时钟沿到达目标终端之前被采样。
通过适当地设置时序补偿，可以确保设计是可靠的，并且在不同的操作条件下具有一致的性能。
3.电路约束规则电路约束规则用于控制电路中的电流和电压，并确保设计在特定电源条件下的稳定性和性能。
以下是一些常见的电路约束规则：3.1电流检查电路中的每个分支都应该在设计规格范围内的电流限制下运行。
通过检查电路中的每个分支的电流，可以确保没有任何过载或短路情况发生。
3.2电压稳定性在设计中，需要检查每个电源点的电压，并确保它们始终保持在规定的电压范围内。
这可以避免电路的不稳定性和性能下降。
3.3电源噪声电源噪声可能会影响到电路的性能和稳定性。
通过添加适当的电源噪声过滤器和绕线，可以减少电源噪声的影响，从而提高设计的性能和可靠性。
4.物理约束规则物理约束规则用于控制芯片的物理布局和布线，以确保设计的可制造性和可靠性。
以下是一些常见的物理约束规则：4.1区域划分根据设计的功能和结构，将芯片划分为不同的逻辑区域，以便进行适当的布局和布线。
通过区域划分，可以减少信号传输的长度，并提高布线的效率和可靠性。
Cadence16.5 基本规则设置
Active window 表示网络正处于转换或者产生噪声的窗口 Senstive window 表示网络处于稳定和易受干扰的状态窗口 Ignore nets 表示计算串扰时可以忽略的网络 Xtalk 表示 max 列填写受扰网络上最大允许的串扰 Peak xtalk 表示 max 列填写一个干扰网络对受干扰网络上产 生的最大可以允许的串扰 （5）、Simulated Xtalk 选项
Topology：如果 verify schedule 选项设置为 yes 则进行 DRC 检查，最大同时转换噪声，单位为 MV，格式为高或者低，单 击 schedule 栏中所对应的表格，在下拉列表中可以选择预 置的几个拓扑结构，包括菊花链（daisy-chaim）、星形（star） 等拓扑结构 Stub length 设置菊花链走线时的最大短桩长度 Parallel 设置并行走线线段的线宽和线间距约束 （2）、Impedance 选项 在 Impedance 工作表内进行目标阻抗和偏差的设置，通过计
Overshoot:在 max 列中输入过冲约束，在 high actual 选项 中出现的为网络的实际高低电压，在 margain 选项中显示的 为最差情况的实际值和 max 的差值 （3）、Edge Distortions 选项
Edge secsitivity：标记网络或者扩展接收端是否对单调性 敏感 First incident switch：标记第一个波形到来时，是否需 要转换 （4）、Estimated Xtalk 选项
2.2 设置物理规则 假设网络 VCC1V2 和 VCC3V3 需要比前面设置的线宽更大。 单击 Edit-Properties 进入属性编辑命令，在 Find 栏选择 Find By Name 见右图所示 单击 More
Cadence约束管理器的基本介绍
Cadence约束管理器的基本介绍Cadence原理图约束管理器的基本使⽤1.1 约束管理器简介约束管理器是⼀个交叉的平台，以⼯作薄（workbook）和⼯作表（worksheet）的形式通过⽤户定义约束管理来管理设计中的各个⽹络和管脚对。
例如控制某条⽹络的阻抗值和布线长度等等。
约束管理器具有以下功能：1)它以数据表格的形式与⽤户接⼝，使⽤户能够快速的获取，修改和删除⽤户定义的约束值。
2)它能够所有的定义的约束进⾏语法检查。
3)它提供约束的继承，在⾼等级对象中定义的约束能够被低等级对象所集成。
⽽且低等级对象可以重新定义约束覆盖从⾼等级对象继承下来的所有约束。
能够产⽣原理图和pcb板关于约束捕捉的报告。
2.1 原理图和pcb板间约束捕捉的同步原理图和pcb的约束同步是指在原理图或pcb中定义或修改的约束在原理图和pcb之间可以相互传递的（原理图到pcb或pcb到原理图）。
如下图1所⽰：图1 原理图与pcb板约束的同步3.1 带约束管理的设计流程带约束管理的设计流程与传统的设计流程相⽐，其主要包含了约束⽂件，该约束⽂件以设计板的名字命名，⽂件扩展名为.dcf，该⽂件放在设计板⽬录下的constraints⽬录下。
例如在E:\KS8695P_DEMO_V100.1⽬录下创建了KS8695P_DEMO_V100.1⼯程，设计板的名称为NETCAMERA，那么在E:\KS8695P_DEMO_V100.1\WORKLIB\NETCAMERA\CONSTRAINTS⽬下会产⽣netcamera.dcf约束⽂件。
带约束管理的设计流程如下图2所⽰：图2 约束使能的设计流程3.1.1 从原理图导出约束管理到pcb在使能约束管理器的设计流程中，candence会产⽣5个必须发送pcb板上的⽂件：pstchip.dat，pstrxprt.datt，pstxnet.dat，pstcmdb.dat，pstcmbc.dat，其中前3个在传统的设计中也会产⽣，后2个是在使能约束管理器后产⽣的⽂件。
cadence约束规则设计
1，添加库：setup/user preferences/paths/libraby里面修改padpath和psmpath。
如图2，线宽约束默认线宽DEFUALT：8mil，过孔选择：VIA100-50-120电源线宽：20milSetup/constraints/physical/all layers option/create/physical cset/LW_20MIL。
把电源网络，地线，晶振管脚设置成LW_20MIL在net/all layers下，将VCC12N,VCC12P,VCC1V2,VCC3V3，VCC5V,GND,GND1V2，CYVDD,OSC_POWER设置成LW_20MILLW_12MIL的线宽同上。
过孔为VIA60-35-95，将CS4272_LRCLK, CS4272_MCLK, CS4272_SCLK,DSP_CLKIN,MCBSP_CLKIN设置成LW_12MIL3，线间距约束在spacing constraints set/all layers下创建Space_12mil 和space_20mil属性。
option/create/spacing cset/space_12MIL和space_20mil。
在net/all layers下将CS4272_LRCLK, CS4272_MCLK, CS4272_SCLK,DSP_CLKIN,MCBSP_CLKIN设置成SPACE_12MIL。
将OSC_CLK,REFIN,REF_OUT, REF2_OUT, REF4_OUT设置为SPACE_20MIL。
4，Xnet 设置Analyze/SI EMIsim/model browser,点击library mgmt点击set search path后出现对话框，点击add directory,把minisystem中的sigxp.run加进来。
然后选中选中加进来的路径，点击check lib。
手册大全--candence使用手册仿真分册
Candence使用手册_仿真分册前言PCB仿真Cadence软件是我们公司统一使用的原理图设计、PCB设计、高速仿真的EDA工具。
进行仿真工作需要有很多方面的知识，须对高速设计的理论有较全面的认识，并对具体的单板原理有一定的了解，还需具备仿真库的相关知识等。
在这个分册中仅对仿真软件的使用进行较详细的阐述，还介绍高速设计的一些相关理论，仿真过程是基于Allegro SPB 15.7的PCB SI模块进行的。
其他知识，如仿真库的知识、约束管理器等请参阅专门的使用手册。
在此非常感谢网络南研 EDA和本部 EDA对此手册的支持。
第一章高速设计与PCB仿真流程本章介绍高速PCB仿真设计的基础知识和重要意义，并介绍基于Cadence 的Allegro SPB15.7的PCB仿真流程。
1.1高速信号与高速设计随着通信系统中逻辑及系统时钟频率的迅速提高和信号边沿不断变陡，PCB的走线和板层特性对系统电气性能的影响也越发显著。
对于低频设计,走线和板层的影响要求不高甚至可以完全忽略不计。
当频率超过 50MHz时，PCB走线则必须以传输线考虑，而在评定系统性能时也必须考虑 PCB 板材的电参数影响。
当系统时钟频率达到120MHz及更高时，就只能使用高速电路设计方法，否则基于传统方法设计的PCB将无法工作。
因此，高速电路设计技术已经成为电子系统设计师必须采取的设计手段，只有通过使用高速电路设计师的设计技术，才能实现设计过程的可控性。
高速系统的设计必须面对互连延迟引起的时序问题以及串扰、传输线效应等信号完整性问题。
通常认为如果数字逻辑电路的频率达到或者超过45MHZ~50MHZ，而且工作在这个频率之上的电路占整个电子系统的一定份量（比如说１／３），就称为高速电路。
实际上，信号边沿的谐波频率比信号本身的频率高，是信号快速变化的上升沿与下降沿（或称信号的跳变）引发了信号传输的非预期结果。
因此，通常约定如果线传播延时大于1/2数字信号驱动端的上升时间，则认为此类信号是高速信号并产生传输线效应，见图1－1所示。
Candence约束管理器分册
约束管理器分册第一章约束管理器介绍约束管理器是一个交叉的平台，以工作簿和工作表的形式在Cadence PCB设计流程中用于管理所有工具的高速电子约束。
约束管理器让你定义、查看和校验从原理图到分析到PCB设计实现的设计流程中每一步的约束。
可以使用约束管理器和SigXplorer Expert开发电路的拓扑并得出电子约束，可以包含定制约束、定制测量和定制激励。
本培训教材描述的主要是怎样在约束管理器中提取约束，并且约束如何与原理图和PCB的属性同步。
本教材的内容是约束管理器、Concept HDL和PCB Design的紧密集成的集锦。
所谓约束就是用户定义的限制条件，当在板上走线和放置元件时会遵守这些约束。
电子约束（ECSets）就是限制PCB上与电行为有关的对象，比如可以设置某个网络最大传输延迟为2ns。
教材主要内容如下：•第1章～第7章主要关于原理图约束管理器使用：在约束管理器中提取ECs（电子约束）；在原理图和约束管理器中执行ECO；在Concept和PCB Design中传递ECs。
这部分面向Concept HDL的约束管理器的初学者，但是要熟悉Concept HDL 和PCB Design。
此教材不讨论Concept HDL和PCB Design不同模式和属性的细节，但是会详细地讨论约束管理器过程。
为了快速理解约束管理器的主要特点，可以看看Concept HDL的多媒体教材。
请见Help –Learning Concept HDL–Demos in Concept HDL。
将练习文件project.zip解压缩到一个空的路径\design。
确认设置环境变量CONCEPT_INST_DIR到Cadence 安装路径（一般安装时设置好了）。
第8章～第12章主要关于PCB约束管理器使用，但是省略了与原理图相同的部分。
本培训教材附两个练习文件：project.zip和golderboard.rar。
ConstraintManager约束规则基本设置
C o n s t r a i n t M a n a g e r约束规则基本设置 Revised by Petrel at 2021约束规则的设置孙海峰在PCB设计中规则设置是必不可少的，它也可以被称为DRC检查规则，用来确定电路板的走线规则是否符合设计要求。
在AllegroPCB的电路板设计过程中，设计约束规则主要包括时序规则、走线规则、间距规则、信号完整性规则等以及物理规则等设置。
首先，需要认识一下，AllegroPCB的约束管理器：在PCB设计界面中，执行Setup/Constraints/ConstraintManager命令，弹出AllegroConstraintManager对话框，如下图。
在约束管理器中，设计者可以对电路板的电气规则、物理规则、间距规则等设计规则进行设置定义。
约束规则可以按板层、网络或者区域进行设置。
约束管理器是Cadence系统提供的专用规则设置系统，主要有菜单栏、工具栏、工作表选择区、工作状态报告栏四部分，在工作表中选择一个对象，然后右击，在弹出的命令菜单中，可以进行任意操作。
工作表选择区内可以选择电气规则、物理规则、间距规则等规则设置。
在对应Net文件夹内，可以创建指定网络的对象分组，如：系统、设计、总线、差分对、扩展网络（XNet）、网络、相对或匹配群组，也可以创建基于相关属性的电气规则（ECSet）、物理规则（PCSet）、间距规则(SCSet)等。
约束管理器的约束对象分为引脚对、总线和匹配群组，她们相互之间存在优先级差异，即底层对象会集成顶层对象指定约束，为底层对象指定的约束优先高于上层继承的约束，对象层次的优先级为系统、设计、总线、差分对、扩展网络、相对或匹配群组、引脚对。
一、电气规则设置在约束管理器中，选择Electrical选项卡，其中可以为设计或网络来设置时序规则、信号完整性规则、布线的电气规则（延时、差分对）等，执行Objects/Create/ElectricalCSet命令可新建电气规则。
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约束管理器分册第一章约束管理器介绍约束管理器是一个交叉的平台，以工作簿和工作表的形式在Cadence PCB设计流程中用于管理所有工具的高速电子约束。
约束管理器让你定义、查看和校验从原理图到分析到PCB设计实现的设计流程中每一步的约束。
可以使用约束管理器和SigXplorer Expert开发电路的拓扑并得出电子约束，可以包含定制约束、定制测量和定制激励。
本培训教材描述的主要是怎样在约束管理器中提取约束，并且约束如何与原理图和PCB的属性同步。
本教材的内容是约束管理器、Concept HDL和PCB Design的紧密集成的集锦。
所谓约束就是用户定义的限制条件，当在板上走线和放置元件时会遵守这些约束。
电子约束（ECSets）就是限制PCB上与电行为有关的对象，比如可以设置某个网络最大传输延迟为2ns。
教材主要内容如下：•第1章～第7章主要关于原理图约束管理器使用：在约束管理器中提取ECs（电子约束）；在原理图和约束管理器中执行ECO；在Concept和PCB Design中传递ECs。
这部分面向Concept HDL的约束管理器的初学者，但是要熟悉Concept HDL 和PCB Design。
此教材不讨论Concept HDL和PCB Design不同模式和属性的细节，但是会详细地讨论约束管理器过程。
为了快速理解约束管理器的主要特点，可以看看Concept HDL的多媒体教材。
请见Help –Learning Concept HDL–Demos in Concept HDL。
将练习文件project.zip解压缩到一个空的路径\design。
确认设置环境变量CONCEPT_INST_DIR到Cadence 安装路径（一般安装时设置好了）。
第8章～第12章主要关于PCB约束管理器使用，但是省略了与原理图相同的部分。
本培训教材附两个练习文件：project.zip和golderboard.rar。
1.1 约束管理器简介约束即用户定义的附加到网络或者管脚对上的要求，电子约束管理着网络和管脚对的行为。
可以使用约束管理器来提取和管理电子约束。
Cadence推荐使用约束管理器来提取约束，因为约束管理器有下列特性：提供工作表为基础的用户接口，允许快速的提取、修改、删除约束。
支持语法检查支持约束继承，高层的约束可以被继承，低层的约束可以覆盖高层约束。
可以定义电子约束集。
创建约束报告。
约束管理器在流程中的位置和作用请见下图：加入约束管理器的设计流程请见下图：在下图中约束管理器保存电子约束信息在根设计一个新的目录下，约束视图包含*.dcf文件，里面包含设计的电子约束信息。
在此流程中，在打包时Packager-XL 创建5个pst*.dat文件，包含传统设计流程中的3个文件（pstchip.dat, pstxprt.dat, pstxnet.dat），还有两个文件pstcmdb.dat, pstcmbc.dat。
pstcmdb.dat包含当前设计中的电子约束，是constraints视图中的*.dcf文件的拷贝。
pstcmbc.dat包含的是板中的约束，在执行import physical时产生的。
如果没有*.dcf存在，Packager-XL就允许在传统的流程。
约束管理器是以表格为基础的应用，很容易使用，并且允许创建通用的约束并将其同时应用到很多网络上，如果需求发生改变，可以编辑通用的约束并自动更新用到此约束的网络。
请见图1-1约束管理器界面。
约束管理器简介图1-1 约束管理器用户界面在约束管理器，你可以工作在对象（objects）（比如网络、管脚对）和ECSets （Electrical constraint sets电子约束集）。
你可以以电子约束的形式定义一个或者多个约束以满足设计需求，然后指定合适的约束给设计中对象，如果需求变更可以交换ECSets或者重新定义当前的指定。
一个ECSets可以被很多对象应用，对象和ECSets对于整个设计可以是通用的，或者仅设计中的指定网络应用。
约束管理器的特点请见表1-1：表1-1 约束管理器的特点注1: 拓扑模板的存在比约束管理器早，拓扑模板与约束管理器的集成提供一个优选的创建和编辑ECSets的环境。
拓扑模板除了提供图形环境来访问指定的管脚对和定义网络节点排序（scheduling）也可以使用电子约束。
拓扑模板和ECSets可能会交换使用，但是应该注意此功能是可选的。
在约束管理器中可以管理所有的ECSets，并且ECSets可能仅包含规则而没有相关的拓扑。
1.2 约束管理器界面简介请见图1-1，约束管理器包含以下几个部分：• menu和icon命令选择• worksheet selector用于选择合适的工作表• worksheets用于提取、编辑和校验约束• status bar反馈对象选择和约束进程注意当在约束管理器中选择一个目标时，按右键可以弹出一个上下文敏感的菜单，选择命令执行。
1.2.1 worksheet selector使用worksheet selector启动想要编辑的合适的工作表。
在约束管理器中通过worksheet selector通过Object type管理约束和属性。
Object type就是最上层的文件夹Electrical Constraint Set和Net。
请见图1-2。
图1-2 Object type 和Workbooks约束管理器界面简介在Electrical Constraint Set文件夹中定义通用的规则，创建通用的对象分组（比如相对或者匹配群组和pin-pair），然后再将这些约束ECSets指定给相应的对象。
在Net文件夹可以创建针对指定网络对象分组（symtem,design,bus,diff-pair,Xnet,net,relative or match group,and pin-pair）。
也可以创建基于网络相关属性的ECSet。
这个ECSet将放在Electrical Constraint Set文件夹中。
当扩展Electrical Constraint Set或者Net文件夹时，工作簿通过设计规则组织这些对象，比如Signal Integrity, Timing, Routing, and Custom Measurements，此外在Electrical Constraint Set文件夹还有一个All Constraints工作簿，包含所有工作表中的约束。
在All Constraints的下面有一个User-defined文件夹包含SigXplorer定义的独特的约束。
一般，你定义一个约束在某个指定的工作表中，那么只能设置这个工作表相关的约束，不能设置其他工作表中包含的约束，你可以在All Constraints工作簿中定义这个约束的其他设置，而不用另外再建一个约束。
在All Constraints工作簿也可以用于不同工作表中约束的比较。
1.2.2 用户接口Cadence约束管理器的基本操作与Windows基本操作基本相同。
下面仅将快捷键介绍一下。
提供的快捷键如下：表1-2 快捷键1.2.3 View选项约束管理器提供很多选项以定义自己的用户界面。
设置View选项1. 在启动约束管理器之前，首先打开项目文件project.cpm，然后打开原理图。
2. 在Concept HDL界面，选择【Tools】/【Constraints】/【Edit】。
弹出约束管理器对话框，提醒使用约束管理器要考虑兼容性。
3. 选择【Don’t show me the message again】单选框。
4. 点击OK按钮。
5. 点击Yes按钮。
在设计展开之后，启动约束管理器界面。
注意在约束管理器标题栏标识“ connected to Concept HDL ”，表示约束管理器中的约束来自Concept HDL。
请见图1-3。
图1-3 约束管理器界面6.选择【View】/【Option】命令，进入【View Options】对话框。
【Colors】栏的几个颜色选择对应不用状态的颜色选择：【Pass】：当分析结果与指定的约束匹配时显示的颜色。
【Fail】：当分析结果与指定的约束不匹配时显示的颜色。
【Analysis error】：当分析不能完成时显示的颜色，在状态栏会显示错误的原因。
【Directly set】：直接对网络相关的约束设置时显示的颜色。
【Dividers】：规定Objects集的分隔显示的颜色。
【Use defaults】：选择此选项时表示使用缺省设置，如果不选使用用户的设置。
【Use colors】：选择此选项时表示使用颜色设置，如果不选不分类显示颜色。
关于【Names】栏的意思以后章节会详细解释。
启动约束管理器1.3 启动约束管理器上一节讲了一个启动约束管理器的方法，可以从以下几个工具启动约束管理器：也可以点击约束管理器图标进入约束管理器。
第2章Objects介绍上一章已经提过对象（objects）这个词，本章将具体介绍objects。
约束管理器强制执行objects的优先顺序，最顶层的是System，最底层的是pin-pair。
为顶层对象指定的约束会被底层的对象继承，为底层对象指定的同样的约束优先级高于从上层继承的约束。
尽量在高层次指定约束，层次关系如下：System Design Bus Diff Pair Xnet/Net Matched/Relative Group Pin Pair图2-1 Objects层次图注意此Object层次图描述的是网络相关的对象类型，电子约束对象类型不包括网络相关的信息（Xnet和Net），但是与网络对象类型有同样的优先级。
对象的排序让你尽可能定义约束在最高层次，在低层次仅设置要覆盖的约束。
注意在某个工作表中，对象的子层次反映的分析结果，不会被用于约束优先的层次。
这些对象结果与一般的约束层次是不区分的，但是可以读，不能编辑这些约束。
Pin-Pairs图2-2 多板结构对象层次举例图2-2描绘了多板system结构，包括主板A_TO_B和两个子板设计A和B。
也包含net,Xnet,diff-pair,和bus对象分组。
2.1 Pin-PairsPin-Pair代表一对逻辑连接的管脚，一般是驱动和接收。
Pin-Pairs可能不是直接连接的，但是肯定存在于同一个net或者Xnet（所谓Xnet即网络的中间可能串接电阻或者接插件，比如图2-3中的U1.8到U3.8的连接中间经过了一个电阻，即Xnet，在2.2节会详细讲解。
）。
可以使用pin-pairs来获取net 或者Xnet指定的pin-to-pin约束，也可以使用pinpairs来获取ECSets通用的pin-to-pin约束，如果参考了某个ECSets会自动定义net或者Xnet的pin-pairs。