带UVLO功能的CMOS零温度系数带隙基准

第37卷 增刊 电 子 科 技 大 学 学 报 V ol.37 suppl

2008年6月 Journal

of University of Electronic Science and Technology of China Jun. 2008 带UVLO 功能的CMOS 零温度系数带隙基准

张 涛，李伊珂，廖永波

(电子科技大学VLSI 设计中心 成都 610054)

【摘要】采用CMOS 工艺设计了一种零温度系数的带隙基准与零温度系数欠压闭锁(UVLO)的复用电路。由于这种复用，使其与传统的采用BiCMOS 或CMOS 工艺设计的电路相比，工艺成本低，易于实现。电路由通过改进的带隙结构产生零温度系数的基准电压，并同时检测输入电压，产生对温度和工艺不敏感的输入电压检测信号跳变阈值，实现欠压闭锁。同时通过反馈实现迟滞，克服了单一阈值的弱抗干扰能力。

关 键 词 带隙基准; CMOS 工艺; 温度系数; 欠压闭锁 中图分类号 TN431.1 文献标识码 A

CMOS Band-Gap Voltage Reference of Zero Temperature Coefficients with UVLO Function

ZHANG Tao, LI Yi-ke, and LIAO Yong-bo

(VLSI Design Center, University of Electronic Science and Technology of China Chengdu 610054)

Abstract This paper proposes a voltage reference based on standard CMOS process. The reference voltage with zero temperature coefficient is generated by the modified band-gap structure. By monitoring the input voltage, the reference generates a precise UVLO signal whose threshold voltage has little dependence to the temperature and technology change. Additionally, the hysteresis is realized by using a feedback circuit.

Key words band-gap voltage reference; CMOS process; temperature coefficients; UVLO

收稿日期：2008 − 03 − 04

作者简介：张 涛(1979 − )，男，硕士生，主要从事模拟集成电路方面的研究.

随着CMOS 工艺的不断进步，CMOS 技术对器件

性能的限制越来越少，导致CMOS 工艺在模拟集成

电路设计中被广泛应用。同时，使用CMOS 工艺有

利于降低芯片的成本，增强芯片的竞争力。

然而由于MOSFET 表面器件自有的一些缺陷，

无法使用MOS 器件来得到十分准确的基准电压。实

际电路中往往使用寄生PNP 晶体管来构成带隙结构

实现基准电压源的功能。与此同时，高精度的

UVLO(欠压闭锁)零电路也需要使用带隙比较器结

构来得到与温度和工艺变化无关的跳变阈值。由于寄生PNP 三极管与MOS 器件相比，面积较大(以

MagnaChip 公司0.5 µm 的模拟CMOS 工艺库为例，其中一个最小单位PNP 管面积为100 µm×100 µm)，因此如果两者分开实现，将使芯片的面积开支增加。

本文提出了一种将上述两种功能仅用一个带隙结构模块实现的电路。该电路结构可输出与普通带隙基准结构精度相当的基准电压，并且同时输出一个高精度欠压闭锁信号来判断电压是否过低，实现电路欠压保护的功能。该欠压闭锁信号的精度也与由单一功能模块实现的UVLO 信号精度相当。 1 传统带隙结构的基准电压源及

UVLO 电路原理

1.1 基准电压源 由于双极型晶体管的基极−发射极电压V BE 呈负温度系数，而两个双极型晶体管工作在相同的工作电流时，它们的基极−发射极电压差∆V BE 正比于绝对温度[1-2]，故取： REF BE BE V V K V =+∆ (1) 将式(1)对温度微分，并代入V BE 和∆V BE 的温度系数，就可以求得合适的K 值。理论上，V REF 的温度系数可以为0，并且V REF 几乎不受电源电压变化的影响。所以，V REF 的温度系数很小，同时也有较好的电源抑制比。带隙基准电压源核心电路如图1[3-5]所示。

图中，Q1、Q2支路上C 、D 两点反馈到运算放大器AMP 的差分输入端，形成负反馈；运算放大器增益足够大时，电路处于深度负反馈，当电路平衡时，节点C 、D 电位相等。

增刊 张 涛 等: 带UVLO 功能的CMOS 零温度系数带隙基准 119

图1 带隙基准电压源核心电路

设R 1=R 2，M1和M2相同，则流过R1和R2的电流相等，A 、B 两点电位也相等。有：

EB1EB23V V IR =+ (2)

得：

EB1EB23

V V I R −= (3)

设Q2的发射结面积是Q1的N 倍，则：

EB1S

ln kT I V q I = (4)

EB2S

ln kT I V q NI =

(5) 将式(4)、式(5)代入式(3)，得： 3

ln kT N I q R = (6)

2REF EB22EB23ln R kT

V V IR V N R q

=+=+

(7) 式(7)中，V EB2具有负温系数，2IR 第二项具有正温度系数，因此，在一定温度下，V EB2适当小，调整R 2/R 3和N 的值，V REF 的温度系数理论上可以达到0。

由式(6)可知，结构中电流I 与绝对温度成正比(proportional to absolute temperature ，PTAT)[6]，即为与绝对温度成正比的电流。 1.2 高精度UVLO 电路原理

在欠压闭锁电路中，带隙比较器作为一核心组件，用来产生零温度系数的精准电压。图2所示为一CMOS 工艺的带隙比较器，它由Q1、Q2、R1、R2和R3构成，Q1和Q2是CMOS 工艺中的寄生三极管。

图2中，R 1=R 2，Q2的发射极面积是Q1的N 倍。设I 1、I 2分别为Q1和Q2的发射极电流，则VDD 节点的电压为：

2VDD 223T S2

()ln I

V I R R V I =++ (8)

1

VDD 11T S1

ln

I V I R V I =+ (9) 式中 利用了等式EBQ T C S ln(/)V V I I =[4]，I C 和I S 分别

为晶体管的集电极电流和反相饱和电流；V T 为热电压。由式(8)、式(9)相减并整理可得[7-8]：

2211T T 231

()ln ln I

I I R V V N I R I −+=− (10)

由式(10)知：当21I I >时，等式的右边大于零；反之21I I <，等式的右边小于零。由以上关系知：

(1) 当T 23

ln V

I N R <时，21I I >，C D V V <。

(2) 当T

23

ln V I N R =时，21I I =，C D V V =。 (3) 当T

23

ln V I N R >时，21I I <，C D V V >。 则当T

23

ln V I N R =

，此时VDD 的值为该带隙比较器的阈值电压为：

2

TH EB2T 3

(1)ln R V V V N R =++

(11) 式中 V T 具有正的温度系数(约为86 mV/℃)；EB V 具有负的温度系数(约为1～2 mV/℃)[3]。通过调整R 2和R 3的比例来获得一个与温度无关的阈值电压TH V ，因此可将输入电压通过一个分压缓冲结构接入此电路中的VDD 点，通过使用比较器判断C 、D 两点电压的高低来判断输入电压的范围[9-10]。

图2 带隙比较器

2 设计思路以及电路实现

2.1 设计思路

本文讨论的两种结构都使用了类似的带隙结构，并且在C 、D 两点之间接入比较器(在带隙电压源中为运算放大器，UVLO 中为比较器)。下面考虑图1中的电路在电源电压V VDD 从0 V 逐渐升高时运算放大器OUT 端所作出的反应。

由于M1和M2是同样大小的MOS 管，栅源电压相当，在分析中可被看作是相等的电阻。在电源电压较低，不足以让输出达到1.2 V 之前，其等效电路与图2是一致的。在这一阶段图1中的运算放大器将与图2中的比较器具有相同的行为，输出为低电平。随着VDD 点电压继续上升，在REF 点电压接近带隙