数电第5章习题解答张克农版

5章课后习题解答
5.1 一同步时序电路如图题5.1所示，设各触发器的起始状态均为0态。

(1) 作出电路的状态转换表；
(2) 画出电路的状态图；
(3) 画出CP作用下各Q的波形图；
(4) 说明电路的逻辑功能。

[解] (1) 状态转换表见表解 5.1。

(2) 状态转换图如图解5.1(1)。

(3) 波形图见图解5.1(2)。

(4) 由状态转换图可看出该电路为同步8
进制加法计数器。

5.2 由JK FF构成的电路如图题5.2所示。

(1) 若Q2Q1Q0作为码组输出，该电路实现何种功能?
(2) 若仅由Q2输出，它又为何种功能?
[解] (1) 由图可见，电路由三个主从JK触发器构成。

各触发器的J，K均固定接1，且为异步连接，故均实现T＇触发器功能，即二进制计数，故三个触发器一起构成8进制计数。

当Q2Q1Q0作为码组输出时，该电路实现异步8进制计数功能。

(2) 若仅由Q2端输出，则它实现8分频功能。

图题5.1
图题5.2
000 001 010 011
111 110 101 100
Q
Q
Q
1
2
CP
Q
Q
1
Q
2
(1) (2)
图解 5.1
CP
210
n n n
Q Q Q+1+1+1
210
n n n
Q Q Q
1
2
3
4
5
6
7
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1
0 0 0
5.3 试分析图题5.3所示电路的逻辑功能。

[解] (1) 驱动程式和时钟方程
02
n
J Q =，01K =；0CP CP = 111J K ==；01CP Q =
210
n n
J Q Q =，21K =；2CP CP = (2) 将驱动方程代入特性方程得状态方程
0+1000020 ()n n n n n
Q J Q K Q Q Q CP =+=
+1111 ()n n Q Q CP =
+12210 ()n n n n Q Q Q Q CP =
(3) 根据状态方程列出状态转换真值表
(4) 作状态转换图
(5) 逻辑功能：由状态转换图可见该电路为异步5进制计数器。

5.4试求图题5.4所示时序电路的状态转换真值表和状态转换图，并分别说明X = 0及
X = 1时电路的逻辑功能。

[解] (1) 写驱动方程和输出方程 0J X =， n 01K X Q = n 10J XQ =， n 10K Q = n 1Y Q = (2) 求状态方程
100000010n n n n n n Q J Q K Q X Q X Q Q +=+=+ 1111111010n n n n n n n Q J Q K Q X Q Q Q Q +=+=+
图题5.4
000011
110010
Q
Q Q 0
1
2
110图解5.3
表解5.3
210
n n n Q Q Q +111210n n n Q Q Q ++
CP 2 CP 1 CP 0 0 0 0 0 0 1
0 1 0 0 1 1 1 0 0
1 0 1 1 1 0
1 1 1 0 1 1
0 0 0 0 0 1 1 1 0 0 0 0 0 0 0 0 1 0 0 1 0
↓ ↓ ↓
↓ ↓ ↓ ↓ ↓ ↓ ↓ ↓ ↓ ↓ ↓ ↓ ↓ ↓ ↓
001
图题5.3
(3) 画次态卡诺图求状态转换真值表
(4) 作状态转换图如图解5.4(2)所示。

(5) 功能：当X=0时，实现返回初态；当X=1时，实现三进制计数功能。

5.5 试分析图题5.5所示的异步时序电路。

要求：
(1) 画出M = 1，N = 0时的状态图；
(2) 画出M = 0，N = 1时的状态图；
(3) 说明该电路的逻辑功能。

[解] (1) 见图解5.5(1)。

图解5.5（1）图解5.5（2）
(2) 见图解5.5(2)。

（3）电路的逻辑功能：可逆的八进制计数器，M、N分别为加、减法运算控制端。

5.6. 已知图题5.6是一个串行奇校验器。

开始
时，首先由
D
R信号使触发器置“0”。

此后，由X
串行地输入要校验的n位二进制数。

当输入完毕后，
便可根据触发器的状态确定该n位二进制数中“1”
的个数是否为奇数。

试举例说明其工作原理，并画
出波形图。

图题5.5
N
M
CP
Q2
Q1
1
图题5.6
1
1
n
Q+
00011110
X
10
n n
Q Q
1
1
1
1
00
00
1
n
Q+
00011110
X
10
n n
Q Q
111
1
000
Y
00011110
X
10
n n
Q Q
1
1
1
1
00
01
图解 5.4(1)
0001
10
00
1/0
0/0
1/0
1/10/1
1/1
0/1
0/0
图解 5.4(2)
表解5.4
X
10
n n
Q Q0 1
00
01
10
11
00/0 01/0
00/0 11/0
10/1 11/1
00/1 00/1
1/1 0/1
11
[解] 写出电路的状态方程为，n
n Q
X
Q⊕
=
+1。

由于电路的初始状态为0，由状态方
程可知，当输入X中有奇数个“1”时，输出Q为1。

波形图略。

5.7 已知图题5.7是一个二进制序列检测器，它能根据输出Z的值判别输入X是否为
所需的二进制序列。

该二进制序列在CP脉冲同步下输入触发器D1D2D3D4的。

设其初态为1001，并假定Z=0为识别标志，试确定该检测器所能检测的二进制序列。

5.8用JK触发器设计一串行序列检测器，当检测到110序列时，电路输出为1。

[解] (1) 画原始状态转换图
①确定原始状态数及其意义
输入序列X：0 1 1 0 0
输出相应Y：0 0 0 1 0
状态：S0 S1S2 S3 S0
②画原始状态图如图解5.8(1)所示。

(2) 状态化简，简化状态图如图解5.8(2)所示。

(3) 状态编码，选择FF
取S0=00，S1=01，S2=11（按相邻原则选择码组）；选JKFF，n=2。

(4) 列出状态转换表如表解5.8所示。

(5) 求状态方程和输出方程
作次态卡诺图如图解5.8(3)。

由次态卡诺图求得
+1
1101
n n n n
Q X Q Q XQ
=+
图题5.7
1
1
n
Q+
00011110
X
10
n n
Q Q
1
×
1
1
00
1
n
Q+
00011110
X
10
n n
Q Q
111
1
000
Y
00011110
X
10
n n
Q Q
1
1
00
00
×
×
×
×
×
图解 5.8(3)
S
S
1
S
2
S
3
1/0
0/0
1/0
1/0
0/1
0/1
0/0
CP
CT
T
CT
P
Q
Q
1
Q
2
Q
3
D
D
1
D
2
D
3
CR
LD
CO
74160
1
CP
Q
Q
1
Q
2
Q
3
CP
CT
T
CT
P
Q
Q
1
Q
2
Q
3
D
D
1
D
2
D
3
CR
LD
CO
74160
Q
4
Q
5
Q
6
Q
7
CP
CT
T
CT
P
Q
Q
1
Q
2
Q
3
D
D
1
D
2
D
3
CR
LD
CO
74160
Q
Q
1
Q
2
Q
3
CP
CT
T
CT
P
Q
Q
1
Q
2
Q
3
D
D
1
D
2
D
3
CR
LD
CO
74160
Q
4
Q
5
Q
6
Q
7
S
S
1
1/0
0/0
1/0
0/1
0/0
S
2
0/1
图解5.8(2)
)
表解5.8
X
10
n n
Q Q
0 1
00
01
11
00/0 01/0
00/0 11/0
00/1 11/0
1/0 1/0
+1
000
n n n
Q X Q XQ
=+
1
n
Z XQ
=
(6) 求驱动方程
对比状态方程与特性方程可得
10
n
J XQ
=，1K X
=
J X
=，
K X
=
(7) 画逻辑图
5.9分析图题5.9所示电路，说明当开关A、B、C均断开时，电路的逻辑功能；当A、B、C分别闭合时，电路为何种功能?
[解](1) 当开关A、B、C均断开时，由于非门输入端对地所接电阻R<R OFF,相当于接逻
辑“0”，则非门输出为逻辑“1”。

也即各触发器的
D
1
R=，不起作用，电路执行16进制加法计数功能。

(2) 当A闭合时，由于
D3
R Q
=，因而当Q3 =1，即计数器状态为1000时，复位到0，重新开始计数。

故执行8进制加法计数器功能；同理，B，C分别闭合时电路为4进制和2进制加法计数器。

5.10 用JK触发器设计图题5.10所示功能的
逻辑电路。

[解] (1) 由图可知电路可按五状态时序电路设计。

设状态分别为：
S0 = 000，S1 = 001，S2 = 010，S3= 011，S4 = 100。

(2) 根据状态分配的结果可以列出状态转换真值表如表解5.10。

图题5.9
图题5.10
Z
X “1J
C1
1K
1J
C1
1K
Q0
CP
Q1
图解5.8(4)
& 1
1
表解5.10
210
n n n
Q Q Q+111
210
n n n
Q Q Q
++Z
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
0 0 0
0 0 1
1
(3) 画次态卡诺图求状态方程和输出方程
12210n n n n Q Q Q Q +=，111010n n n n n Q Q Q Q Q +=+，1020n n n Q Q Q +=，2n
Z Q =
(4) 求驱动方程
将状态方程与JK 触发器的特性方程比较得
210n n
J Q Q =，21K =
10n J Q =，10n
K Q =
02n J Q =，01K = (5) 检查电路的自启动能力
由次态卡诺图可见，当电路进入无效状态时，其相应的状态转移为：101→ 010，110→ 010，111→ 000，因此，该电路能够自启动。

(6) 画电路图
根据驱动方程和输出方程画逻辑电路图如图解 5.10所示。

5.11 用JK 触发器设计图题5.11所示两相脉冲发生电路。

[解] 由图可见，电路的循环状态为00→ 10→ 11→ 01→ 00，因此可按同步计数器设计，用两个JK FF 实现。

(1) 作次态卡诺图求状态方程和输出方程 +111010n n n n n Q Q Q Q Q =+，+101010n n n n n Q Q Q Q Q =+
21n Z Q =，10n Z Q =
(2) 求驱动方程
将状态方程与JK 触发器的特性方程对比，
图题5.11
11n Q +00011110011×010
010n Q +000111101
n n
Q Q 010
1
10
×
××
×10
n n
Q Q 00011110010×000
1×
×1
n n
Q Q n+1
2
Q n
2Q n 2
Q n
2Q ×00011110Z 10n n
Q Q 01
00
1
××
n 2Q ×1J C11K
1J
C11K
1J
C11K 1
CP
Q
Q Q 1
Z
图解 5.10
1J 1J 1
Z 2
1
1n Q +011
n
Q
01
101
n Q
1
0n Q +011
n Q
01
1
001
0n
Q 2
Z 011
n Q
01
1
001
0n
Q 1
Z 011
n Q
01
1
010
0n
Q 图解 5.11(1)
可得
10
n
J Q
=，10n
K Q
=
01
n
J Q
=，
01
n
K Q
=
(3) 画逻辑电路图
5.12一个同步时序电路如图题5.12所示。

设触发器的初态Q1 = Q0 = 0。

(1) 画出Q0 、Q1和F相对于CP的波形；
(2) 从F与CP的关系看，该电路实现何种功能？
[解]（1） 1）写方程式
①驱动方程：
0110
n n
D Q D Q
==
②复位方程：
D10
R Q
=
③输出方程：
n
F CP Q
=+
2）求状态方程
+1
001
n n
Q D Q
==+1
10D10
()
n n
Q Q R Q
==
3）求状态转换表，如表5.12所示。

4）画
Q、
1
Q和F相对于CP的波形，如图解5.12所示。

从F与CP的关系可以看出该电路实现三分频功能。

5. 13 用双向移位寄存器74194构成6位扭环计数器。

[解]要构成6位扭环计数器，需两块74194级联，如图解5.13所示。

图题5.12
CP
Q
Q
1
Q
2
Q
3
D
SR
D
SL
CP
CR
M
1
M
74194
D
D
1
D
2
D
3
Q
Q
1
Q
2
Q
3
D
SR
D
SL
CP
CR
M
1
M
74194
D
D
1
D
2
D
3
CR
1
图解 5.13
Q0 Q1 Q2 Q3Q4 Q5
CP
Q
Q
1
F
图解5.12
表5.12
10
n n
Q Q+1+1
10
n n
Q Q
0 0
0 1
1 0
1 1
0 1
1 1
0 0
0 0
5.14 利用移位寄存器74194及必要的电路设计产生表题5.14所示脉冲序列的电路。

[解] (1) 作次态译码真值表
即按表题5.14给出的态序表，决定前一状态变化到后一状态时，移入的数据是0还是1以及是左移还是右移，按此设置D SR 及D SL 的状态和功能控制信号M 1、M 0 的状态。

如表解5.14所示。

(2) 化简D SR 、D SL 、M 1、M 0
SR 1313n n n n D Q Q Q Q ==+；SL 1D = 10
3
2
3
3
2
3
n n n n n n n n M Q Q Q Q Q Q Q Q =+= 01M M = (3) 画逻辑电路图
5.15 用74LS293及其它必要的电路组成六十进制计数器，画出电路连接图。

[解] 74LS293为异步2-8-16进制集成计数器，需要两片级联实现60进制计数器。

方法一：全局反馈清零
(1) N = 60，S n = [60]D =[00111100]B (2) 101025432F R R Q Q Q Q Q ==∏= (3) 画电路连接图
图解 5.14(2)
M
00011110×11
1
01××0
101
×
00
011110
××
×n
n
Q Q
n n
Q Q 图解5.14(1)
01234567
方法二：局部反馈清零 (1) 2160610N N N ==⨯=⨯ 20110n S =，n11010S = (2) 12010221F R R Q Q Q ==∏= 11010231F R R Q Q Q ==∏= (3) 画电路连接图
5.16 图题5.16为由74LS290构成的计数电路，分析它们各为几进制计数器。

[解] (1) CP → CP 1，仅Q 3Q 2Q 1作输出，反馈连线S n = 011，故为3进制计数器。

(2) CP → CP 1，S n = 100，故为4进制计数器。

(3) CP → CP 0，Q 0 → CP 1，Q 3Q 2Q 1Q 0输出均有效，S n = 1001，故为9进制计数器。

(4) CP → CP 0，Q 0 → CP 1，S n = 1000，故为8进制计数器。

5.16A (1) 试用计数器74LS161及必要的门电路实现13进制及100进制计数器； (2) 试用计数器74LS160实现(1)中的计数器。

[解] (1) ①用反馈清零法实现13进制计数器
13N = 1101n S =
1320F CR Q Q Q Q ==∏=
图题5.16
74293
CP 0CP 1
R 01
R 02
Q 0Q 1Q 2Q 3
74293
CP 0CP 1
R 01
R 02
Q 0Q 1Q 2Q 3
0123
4567
图解 5.15(2)
CP CT T
CT P Q 0Q 1Q 2Q 3
D 0D 1D 2D 3CR
LD
CO 74161
11
＆
逻辑图见图解5.16A (1)。

②用全局反馈清零法实现100进制计数器
100N =
B []01100100n S N ==
1
652F CR Q Q Q Q ==∏=
逻辑图见图解5.16A (2)。

(2) ①13进制计数器
13N = 00010011n S =
1410F CR Q Q Q Q ==∏= 逻辑图见图解5.16A (3)。

②100进制计数器
因为74160是10进制计数器，所以无需反馈而自然实现100进制计数器。

逻辑图见图
解 5.16A(4)。

5.17 用计数器74193构成8分频电路，在连线图中标出输出端。

[解] 74193为同步可逆16进制集成计数器。

要得到8分频，只需从 Q 2输出即可。

5.18 计数器74LS293构成电路如图题5.18所示，试分析其逻辑功能。

CP CT T
CT P Q 0Q 1Q 2Q 3
D 0D 1D 2D 3CR
LD
CO 74161
1CP
CP CT T
CT P Q 0Q 1Q 2Q 3
D 0D 1D 2D 3CR
LD
CO 74161
1
＆
01234567
图解 5.16A(2)
CP CT T
CT P
Q 0Q 1Q 2Q 3
D 0D 1D 2D 3CR
LD
CO 74160
1CP
CP CT T
CT P Q 0Q 1Q 2Q 3
D 0D 1D 2D 3CR
LD
CO 74160
1
0123
4567
＆
1
图解5.16A(3)
7.13(g)
图解 5.16A(4)
CR LD D 0 D 1D 2D 3 CP U CP D 74193Q 0 Q 1Q 2Q 3
BO CO
CP
1图解 5.17
[解] 电路为全局反馈，且复位信号为异步操作。

故可直接读反馈连线的反馈态：76543210
10001000
n
S Q Q Q Q Q Q Q Q
==。

所以，电路为136进制计数器。

5.19 计数器74LS290构成电路如图题5.19所示，试分析该电路的逻辑功能。

[解]由图可知，电路为全局反馈，根据反馈连接可得反馈态
6543210
1000010
n
S Q Q Q Q Q Q Q
==
由于74290为十进制计数器，S n应按8421 BCD码考虑。

所以，该电路为异步42进制BCD码加法计数器。

5.20 计数器74161构成电路如图题5.20所示，试说明其逻辑功能。

[解]由图可知，74161(1) 的CO输出控制着74161(2) 的CT P和CT T，而74161(2) 的输出CO又作为反馈控制预置信号，又CO = Q3Q2Q1Q0CT T，因此，两片计数器的满状态和预置状态即为计数器的结束和初始状态。

故
-10B B
(1)(11111111)1(00111100)196
n
N S S
=+-=+-=
所以，该电路为同步196进制计数器。

5.21 试分析图题5.21所示用计数器74163构成电路的逻辑功能。

[解] 74163为同步式16进制集成加法计数器。

电路为同步级联，通过CR执行全局反馈清零，因74163的CR为同步操作方式，直接读连线可得电路的S n-1状态，故：
图题5.20
图题5.19
图题5.21
1
1[01001000]173
n B
N S
-
=+=+=
所以，该电路为同步73进制加法计数器。

5.22 计数器74193构成电路如图题5.22所示，试分析该电路的逻辑功能。

[解] 74193为异步可逆16进制计数器。

图中CP送入CP D，CP U = 1配合，又LD BO
=，O3210
1000
S D D D D
==，可知电路在CP脉冲作用下执行减法计数。

经过8次脉冲将计数器中的预置数1000减到0000，BO输出低电平，使0
LD=，又立即置入1000态。

因此，8个CP脉冲一个计数循环。

该电路为同步8进制减法计数器。

5.23指出图题5.23电路中W、X、Y和Z点的频率。

[解] (1) 10位环形计数器为10分频，所以
W
16KHz
f=；
(2) 4位二进制计数器为为16分频，所以
X
1KHz
f=；
(3) 模25行波计数器为25分频，所以
Y
40Hz
f=；
(4) 4位扭环计数器为8分频，所以
Z
5Hz
f=。

5.24 设图5.5.4中各寄存器起始数据为[I]=1011，[II]=1000，[III]=0111，将图题5.24中的信号加在寄存器I、II、III的使能输入端。

试决定在t1、t2、t3和t4时刻，各寄存器的容。

[解]t1时刻，寄存器II的数据1000送到总线，寄存器III接收，[I]=1011，[II]=1000，[III]=1000；t2时刻，寄存器III的数据1000送到总线，无数据接收，各寄存器数据不变；t3时刻，无数据传送，各寄存器数据不变；t4时刻，寄存器I的数据1011送到总线，寄存器II、III接收，[I]=1011，[II]= [III]=1011。

图题5.23
图题5.24
图题5.22
5.25时序电路如图题5.25所示，其中R A、R B和R S均为8位移位寄存器，其余电路分别为全加器和D触发器，要求：
(1) 说明电路的逻辑功能；
(2) 若电路工作前先清零，且两组数码A＝10001000，B＝00001110，8个CP脉冲后，R A、R B和R S中的容为何？
(3) 再来8个CP脉冲，R S中的容如何？
[解] (1) ①可将电路划分为三个功能块
Ⅰ、Ⅲ中都是8位移位寄存器；Ⅱ中全加器和D触发器。

②分析各功能块电路的逻辑功能
功能块Ⅰ：在移位脉冲CP作用下逐位将A、B两组数据分别移入R A、R B，8个CP脉冲过后，可将A、B两组8位二进制数据存入移位寄存器。

功能块Ⅱ：由移位寄存器R A和R B提供的加数和被加数的最低位先输入全加器的A i和B i，经过全加器相加后产生和输出S0和进位输出C0。

来一个CP脉冲后，一方面将R A和R B中的次低位数送入A i和B i输入，并将最低位相加之和移入R S中，另一方面又将最低位相加产生的进位通过D FF输入全加器的CI端，和次低位加数被加数一起决定相加之和及进位输出，再来CP时又重复前述过程。

这样，经过8个CP后，A、B两组数通过移位寄存器R A、R B逐位送入全加器相加。

全加器和D触发器实现两数串行加法运算。

功能块Ⅲ：移位寄存器R S保存8位全加和。

③分析总体逻辑功能
电路总体实现两组8位二进制数串行加法功能。

(2) 8个CP脉冲过后，[R A]＝A＝10001000，[R B]＝B＝00001110，[R S]＝00000000。

(3) [R S]＝A＋B＝10010110
5.26 图题5.26中，74154是4-16线译码器。

试画出CP及S0、S1、S2、S3、S4、S5、S6和S7各输出端的波形图。

图题5.25
[解] 由图可见，74194构成扭环形计数器，CP 到来前先清零。

因此，74194从0000开始，在1001M M =方式控制信号及CP 脉冲作用下，执行右移操作，由于SR 3D Q =，可得计数态序表如表解5.26所示；74194输出作为4/16线译码器的输出，译码器输出低有效，经非门后S 0~ S 7高有效，波形图见图解5.26所示。

5.27 试用计数器74290设计一个5421编码的六进制计数器。

[解] 当74290的CP 1接CP 脉冲，而将CP 0接Q 2时，电路执行5421 BCD 码。

5421编码如表解7.23所示。

具体设计如下 (1)6N =，1001n S = (2)010230F R R Q Q ==
(3) 画逻辑图如图解5.27所示。

图题5.26
CP 0123 Q Q Q Q 0 1 2 3 4 5 6 7 8
0000 1000 1100 1110 111 1 011 1 001 1 000 1 0000
CP 12345678910
S 0S 1S 2S 3S 4S 5S 6S 7
图解5.26
CP
3210 Q Q Q Q
0 1 2 3 4 5 6 7 8 0000 000 1 0010 001 1 0100 1000 100 1 1010 101 1 图解 5.27
Q 3Q 0Q 1Q 2
R 9(1)R 9(2)R 0(1)R 0(2) CP 1
CP 0 74290 Q 0Q 1Q 2Q 3
CP
5.28电路如图题5.28所示 （1）画出电路的状态图； （2）说明电路的逻辑功能。

[解] (1) 由图可见，当计数器状态为0101时，
0102201R R Q Q ==，复位条件满足，计数器复位到
0000，完成一次计数循环。

状态转换图见图解5.28。

(2) 由状态图可见，该电路为异步五进制加法计数器。

5.29 电路如图题5.29所示，要求
(1) 列出电路的状态迁移关系(设初始状态为0110)； (2) 写出F 的输出序列。

[解] (1) 电路由移位寄存器74194和多选一MUX 构成。

由于74194中右移数据输入
SR 3D Q =，且工作方式控制信号1001M M =，构成了环形计数器；而8选1MUX 的地址输入210210A A A Q Q Q =，7521D D D ===，4300D D D ===，613D D Q ==，因此，根据74194
的输出态序和MUX 的选择功能就能得出F 的输出序列。

电路的状态迁移关系见表解5.29所示。

(2) 由表可见，F 的输出序列为0010。

5.30 图题5.30所示为某非接触式转速表的逻辑框图，其由A~H 八部分构成。

转动体每转动一周，传感器发出一信号如图题5.30中所示。

(1) 根据输入输出波形图，说明B 框中应为何种电路? (2) 试用集成定时器(可附加JKFF)设计C 框中电路；
图题5.28
图题5.29
0000
0001
0010
0101
0100
0011
图解5.28
CP 0123Q Q Q Q
210 A A A D i F 0
1 2 3 4 5 6 7 8
0 1 1 0 0 0 1 1 1 0 0 1 1 1 0 0 0 1 1 0 0 0 1 1 1 0 0 1 1 1 0 0 0 1 1 0 1 1 0
1 0 0 0 0 1 0 1 1 1 1 0 1 0 0 0 0 1 0 1 1 1 1 0
D 6 D 4 D 1 D 3 D 6 D 4 D 1 D 3 D 6
0 0 1 0 0 0 1 0 0
(3) 若已知测速围为0~9999，E、G框中各需集成器件若干?
(4) E框中的计数器应为何种进制的计数器?试设计之?
(5) 若G框中采用74LS47，H框中应为共阴还是共阳显示器?当译码器输入代码为0110和1001时，显示的字形为何?
[解] (1) 图中输入为缓变信号，输出为矩形波，所以，B框中应为施密特触发器。

(2) 略
(3) E，G框中各需集成器件4块；
(4) 因后续电路H中的显示部分为人们能直接读取的十进制0~9，译码部分必为BCD七段显示译码器，要求E框中的计数器应为10进制计数器。

具体设计可采用任一种集成计数器，直接选用10进制集成计数器实现时，电路最简单。

此处采用74160实现。

逻辑图如图解 5.30所示。

(5) 因7447为输出低有效的译码器，所以，H框中应为共阳显示器，当译码器输入代码为0110和1001时，显示字形分别为6和9。

图题5.30
Q0Q1Q2 Q3Q4Q5Q6 Q7Q12Q13Q14Q15 CP
CT
T
CT
P
Q
Q
1
Q
2
Q
3
D
D
1
D
2
D
3
CR
LD
CO
74160
1
Q
Q
1
Q
2
Q
3
CP
CT
T
CT
P
Q
Q
1
Q
2
Q
3
D
D
1
D
2
D
3
CR
LD
CO
74160
Q
4
Q
5
Q
6
Q
7
CP
CT
T
CT
P
Q
Q
1
Q
2
Q
3
D
D
1
D
2
D
3
CR
LD
CO
74160
Q
8
Q
9
Q
10
Q
11
CP
CT
T
CT
P
Q
Q
1
Q
2
Q
3
D
D
1
D
2
D
3
CR
LD
CO
74160
Q
13
Q
14
Q
15
Q8Q9Q10 Q11
图解5.30。