Allegro 布线规则设置说明
ALLEGRO DDR布线规则
ALLEGRO约束规则设置步骤(以DDR为例)Dyyxh@pcbtechtzyhust@本文是我对约束规则设置方面的一些理解,希望对新手能有所帮助.由于本人水平有限,错误之处难免,希望大家不吝赐教!在进行高速布线时,一般都需要进行线长匹配,这时我们就需要设置好constraint规则,并将这些规则分配到各类net group上.下面以ddr为例,具体说明这些约束设置的具体步骤.1. 布线要求DDR时钟: 线宽10mil,内部间距5mil,外部间距30mil,要求差分布线,必需精确匹配差分对走线误差,允许在+20mil以内DDR地址,片选及其他控制线:线宽5mil,内部间距15mil,外部间距20mil,应走成菊花链状拓扑,可比ddrclk线长1000-2500mil,绝对不能短DDR数据线,ddrdqs,ddrdm线:线宽5mil,内部间距15mil,外部间距20mil,最好在同一层布线.数据线与时钟线的线长差控制在50mil内.2. 根据上述要求,我们在allegro中设置不同的约束针对线宽(physical),我们只需要设置3个约束:DDR_CLK, DDR_ADDR,DDR_DATA设置好了上述约束之后,我们就可以将这些约束添加到net上了.点击physical rule set中的attach……,再点击右边控制面板中的more,弹出对话框如上图所示,找到ckn0和ckp0,点击apply,则弹出选中左边列表中的NET_PHYSICAL_TYPE, 在右边空格内输入DDR_CLK, 点击apply,弹出即这两个net已经添加上了NET_PHYSICAL_TYPE属性,且值为DDR_CLK. 类似的,可以将DDR数据线,数据选通线和数据屏蔽线的NET_PHYSICAL_TYPE设为DDR_DATA, DDR地址线,片选线,和其他控制线的NET_PHYSICAL_TYPE设为DDR_ADDR.上述步骤完成后,我们就要将已经设好的约束分配到这些net group上. 如下图点击assignment table……弹出对话框如下图所示,我们对不同的信号组选择各自的physical约束有人可能会问,为什么你这还有area0,area1啊这是因为你的这些约束有的地方不可能达到的,比如在bga封装的cpu内,你引线出来,线间距不可能达到30,20甚至10个mil.在这些地方,如果你也按照这个约束那么你的pcb中的drc就不可能消的掉.这时一个解决办法就是把这些地方划为一个room,然后给他加上room 属性(即为room的名字area0,1等等).针对这些room内,设定合适的约束(同上).针对线间距,由于每个都分为组内间距和组外间距,所以共有6个约束: DDR_CLK_INNER,DDR_CLK_OUTER,…………………………我们只要对这六个约束设置line to line 和line to shape就可以,分别按上述要求设置就可以了.剩下的步骤和physical中设置是一样的.不过这时assignment table变成了下面这样.下面就是设置线的等长.这个需要我们到Ecset中设置.这些高速线一般都需要端接匹配(数据线由于是双向的,两端都有匹配电阻),所以你的整个etch被分成了好几个net,这时候这些net的长度计算就比较麻烦.一种情况就是你设置XNET,然后对Xnet计算长度,我认为这是最省事也是最好的一种办法,还有就是你不管什么Xnet,分别将各段的长度加起来,算等长.注: 这个时候有个很矛盾的事情,就是你的时钟线如果想定义为来走,即让allegro自己等间距的一次拉,你就不能将之定义为Xnet,我自己用的时候是这样的,我在将时钟线对应的xnet删除后,时钟线就可以成对的拉,而之前尽管设置好了差分属性,系统也是不认的.不知道大家有没有这个经验.下面我就讲讲如何设置这些约束,并将这些约束加到对应的xnet上. 点击或setup》electrical constraint spreadsheet,弹出点击electrical constraint set》routing》total etch length,右边如上图所示出现brd名字,右键点击brd名字,弹出如下右键菜单如上图点击create ECset,则弹出输入DDR_ADDR, 点击ok,则brd名字前出现+号,打开之,可以见到设置好的DDR_ADDR.现在针对DDR_ADDR,就可以设定具体的参数了.比如,你可以将最小长度设定为1600mils, 最大长度设为2500mils.这个参数的取得其实取决于你的时钟走线拓扑,因为按照走线要求,数据线,地址线等等都是以时钟线为基准的,所以,你必须先把时钟线布好,至少以后不能做大的改动,除非你能保证时钟线走线长度不变.这里我们假设你的时钟线长为1550mil+10mils,则显然你的地址线不能短于1560mils,我们取为1600mils.同时我们也可以得到数据线的走线范围为1525+25mils.类似我们设置好时钟和数据线的约束.至此,我们设置好了线长约束规则.下面的问题就是如何应用这些规则到net上去.设定好了Xnet以后,我们就可以在约束管理器中给这些Xnet添加约束. 这时,打开net》routing》total etch length,将右边brd名前+打开,下面则是所有的net名,拖动鼠标选中需要设置约束的那组信号,点击右键,弹出邮件菜单,选中菜单中的ECset Reference ,见下图.弹出对话框选中下拉列表中的DDR_ADDR,则对刚才选中的哪些xnet添加上了DDR_ADDR约束.类似的可以添加DDR_DATA,DDR_CLK约束.设置Xnet主要就是给相关的电阻加上model就可以了.。
ALLEGRO约束设置
ALLEGRO约束规则设置介绍目录：第一部分：差分对的约束设置 (1)第二部分：非差分信号约束设置 (8)第三部分：区域约束设置 (11)第四部分：XNet等长设置 (12)本文所有操作与设置均在Allegro PCB editor 15.5环境中进行。
第一部分：差分对的约束设置下面我们将通过对LVDS差分对信号的约束设置分步骤的讲解各个设置过程，其约束条件如步骤1：全局约束设置。
在PCB editor界面下，点击“Setup→Constraints”或点击图标打开“Constraints Sys”窗口，将出现下图所示窗口。
点击“Set standard values”，弹出“Default values form”界面，在此可设置默认值，且窗口中所有设置值各自分属于spacing rule 和Physical rule 中名为“Default”的约束集。
此处我们取默认值。
图1下面步骤2-步骤4为Physical（Line/vias）rule物理特性（线宽和过孔）约束设置过程步骤2：线宽约束设置。
点击“Physical（Line/vias）rule set→set values”，在出现的窗口上方空白处填入新约束名称，如“LVDS_SIG”，然后点击“ADD”，新的约束就产生了。
如果需要设置这是某一层的约束，还要在“subclass”中选择相应的层面。
接下来就在相应栏填入需要的值。
如下图所示：图2如果还有其它信号的线宽要求，请重复上述步骤。
Min line width：最小线宽Max line width：最大线宽，填0=∞Min neck width：Neck 模式最小线宽Max neck length：Neck 模式最大走线长度DiffPair primary gap：首选差分间距（单端线可不填）DiffPair neck gap：Neck 模式差分间距（单端线可不填）过孔规格在“Via list property”中设定，一般设定在默认约束规则下。
allegro差分线分组约束规则设置
allegro差分线分组约束规则设置（最新版）目录1.allegro 差分线分组约束规则的概念2.allegro 差分线分组约束规则的设置方法3.allegro 差分线分组约束规则的应用实例4.allegro 差分线分组约束规则的优缺点正文一、allegro 差分线分组约束规则的概念Allegro 是一种用于印刷电路板（PCB）设计的专业软件，它能够帮助设计人员快速高效地完成电路板的布局和设计。
在 Allegro 中，差分线分组约束规则是一种用于控制差分线（differential pair）布局的规则，能够有效地提高电路板的信号完整性。
二、allegro 差分线分组约束规则的设置方法在 Allegro 中，设置差分线分组约束规则的方法如下：1.打开 Allegro 软件，点击菜单栏的“工具”选项，选择“约束管理器”。
2.在弹出的“约束管理器”窗口中，选择“新建”选项，创建一个新的约束。
3.在“新建约束”对话框中，选择“差分线分组”选项，然后输入差分线的名称和描述。
4.在“差分线分组”对话框中，设置差分线的属性，包括线宽、间距、层数等。
5.确认设置后，点击“确定”按钮，完成差分线分组约束规则的设置。
三、allegro 差分线分组约束规则的应用实例在实际的电路板设计中，差分线分组约束规则可以应用于各种需要差分线布局的场景，例如高速信号传输、模拟信号处理等。
下面是一个应用实例：假设我们需要设计一个用于高速数据传输的电路板，其中涉及到一对差分线。
我们可以通过设置差分线分组约束规则，控制这对差分线的布局，以确保信号的完整性。
四、allegro 差分线分组约束规则的优缺点差分线分组约束规则在提高电路板信号完整性方面具有显著的优势，但也存在一些不足之处：优点：1.有效提高信号完整性，减少信号干扰和噪声。
2.便于设计和修改，提高设计效率。
缺点：1.需要对差分线进行专门的设置和管理，增加了设计复杂度。
2.对于复杂的电路板设计，差分线分组约束规则的设置可能会变得繁琐。
Allegro操作说明(中文) Word 文档
26、非电气引脚零件的制作1、建圆形钻孔：（1）、parameter：没有电器属性（non-plated）（2）、layer：只需要设置顶层和底层的regular pad，中间层以及阻焊层和加焊层都是null。
注意：regular pad要比drill hole大一点27、Allegro建立电路板板框步骤：1、设置绘图区参数，包括单位，大小。
2、定义outline区域3、定义route keepin区域（可使用Z-copy操作）4、定义package keepin区域5、添加定位孔28、Allegro定义层叠结构对于最简单的四层板，只需要添加电源层和底层，步骤如下：1、Setup –> cross-section2、添加层，电源层和地层都要设置为plane，同时还要在电气层之间加入电介质，一般为FR-43、指定电源层和地层都为负片（negtive）4、设置完成可以再Visibility看到多出了两层：GND和POWER5、铺铜（可以放到布局后再做）6、z-copy –> find面板选shape（因为铺铜是shape）–> option面板的copy to class/subclass选择ETCH/GND（注意选择create dynamic shape）完成GND层覆铜7、相同的方法完成POWER层覆铜Allegro生成网表1、重新生成索引编号：tools –> annotate2、DRC检查：tools –> Design Rules Check，查看session log。
3、生成网表：tools –> create netlist，产生的网表会保存到allegro文件夹，可以看一下session log内容。
29、Allegro导入网表1、file –> import –> logic –> design entry CIS（这里有一些选项可以设置导入网表对当前设计的影响）2、选择网表路径，在allegro文件夹。
Allegro差分线走线规则
Allegro差分线走线规则SOFER TECHNICAL FILE Allegro 15.x 差分线布线规则设置Doc Scope : Cadence Allegro 15.xDoc Number : SFTCA06001Author :SOFERCreate Date :2005-5-30Rev : 1.00Allegro 15.x差分线布线规则设置文档内容介绍：1.文档背景 (3)2.Differential Pair信号介绍 (3)3.如何在Allegro中定义Differential Pair属性 (4)4.怎样设定Differential Pair在不同层面控制不同线宽与间距 (8)5.怎样设定Differential Pair对与对之间的间距 (11)1.文档背景a)差分信号（Differential Signal）在高速电路设计中的应用越来越广泛，差分线大多为电路中最关键的信号，差分线布线的好坏直接影响到PCB 板子信号质量。
b)差分线一般都需要做阻抗控制，特别是要在多层板中做的各层的差分走线阻抗都一样，这个一点要在设计时计算控制，否则仅让PCB板厂进行调整是非常麻烦的事情，很多情况板厂都没有办法调整到所需的阻抗。
c)Allegro版本升级为15.x后，差分线的规则设定与之前版本有很大的改变。
虽然Allegro15.0版本已经发布很长时间了，但是还是有很多人对新版本的差分线规则设置不是很清楚。
2.Differential Pair信号介绍差分信号（Differential Signal）在高速电路设计中的应用越来越广泛，电路中最关键的信号往往都要采用差分结构设计，什么另它这么倍受青睐呢？在PCB设计中又如何能保证其良好的性能呢？带着这两个问题，我们进行下一部分的讨论。
何为差分信号？通俗地说，就是驱动端发送两个等值、反相的信号，接收端通过比较这两个电压的差值来判断逻辑状态“0”还是“1”。
Allegro中的约束规则设置1.1
A llegro中的约束规则设置Allegrophan修订记录日期版本描述作者2008-12V1.0初版，刚学完时的总结Allegrophan 2009-08V1.1小改，修改部分措辞Allegrophan目录一：Physical（Line/vias）rule物理特性（线宽和过孔）约束设置： (4)1）“Set values”设置约束特征值 (5)2）“Attach property”绑定约束 (6)3）“Assignment table”约束规则分配 (8)二“Spacing rule”间距约束设置 (9)1）“Set values”设置约束特征值 (9)2）“Attach property”绑定约束 (10)3）“Assignment table”约束规则分配 (11)三Constraint areas区域约束设置 (12)四Allegro中走线长度的设置 (13)1）差分线等长设置 (13)2）一组Net等长 (16)3）XNet等长 (17)线宽、线距、区域的约束主要在“Constraints Sys”中设置，点击“Setup/Constraints”或点击图标打开“Constraints Sys”窗口，如下：nded “Constraints Sys”窗口分两个级别，第一级别有两类：Standard design rules和ExteExtended design rules。
Standard design rules仅有一级分类，点击“Set standard values”设置默认约束值，如下：这里可以设置默认值，窗口中所有设置值各自分属于spacing rule和Physical rule中名为“Default”的约束集。
“Extended design rules”下一级分为三类不同约束设置：Spacing rule间距约束设置、Physical（Line/vias）rule物理特性（线宽和过孔）约束设置和Constraint areas区域约束设置。
Allegro基本规则设置指导书
Allegro基本规则设置指导书下面介绍基本规则设置指导书之Analysis Modes 点击set-up-constrains-Modes调出Analysis Modes，这个是所有DRC的总开关下面介绍常用的一些开关设置1.Design Options (Soldermask)从上往下阻焊到阻焊的间距阻焊到pad和走线间距阻焊到shape1的间距钢网到钢网的间距2.Design Mode从上往下测试点Pad到器件DRC开关测试点到器件的DRC开关测试点在器件下方的DRC开关重孔开关3.Design Mode（soldermask）从上往下阻焊到阻焊的DRC开关阻焊到Pad和线的DRC开关阻焊到shape的DRC开关钢网到钢网的DRC开关4.Design Modes（Package）从上到下器件和器件的DRC开关器件超出package keepin的DRC开关器件在器件禁布的DRC开关5.Electric options从上往下开启最短长度延时开启相对长度延时开启pin delay开启Z轴延时6.Electric Modes从上往下绝对长度延时开关相对长度延时开关总长DRC开关差分检查DRC开关7.Physical Mode从上往下走线出现T分支DRC开关Pad和Pad连接的DRC开关过孔使用类型DRC开关8.Spacing Modes默认全部选择所有间距相关的DRC开关都要打开9.Same Net Spacing Modes同名网络DRC开关，默认全部打开10.SMD Pins Modes盘中孔DRC默认是关闭的，可以用来检查孔是否打在SMD的pin上的情况11.开启DRC总开关On-line DRC是需要开启的，否则所有DRC都不起作用Physical规则设置下面介绍规则设置指导书之Physical规则设置点击Set-up-constraints-Constraint Manager打开规则管理器1.设置Physical规则2.打开时默认有个Default规则从左往右Line Width最小线宽最大线宽Neck最小线宽Neck的走线长度3.如果是差分规则，需要额外设以下参数从左往右最小线间距差分对之间的间距Neck走线差分之间的间距正公差负公差4.Pad-Pad connect选择Not Allowed，不允许Pad和Pad直接连接简而言之，就是允许盘中孔Physical规则匹配下面介绍基本规则设置指导书之Physical规则匹配1.在这里给网络匹配上相应的规则2.可以给同一类型的网络建立一个Net Class，匹配规则更方便选中需要的net右击创建Class3.同时如果是差分对的话，需要创建差分对选择需要的两个net，Create Differential PairPhysical Region下面介绍基本规则设置指导书之Physical Region1.空白的地方创建一个Region2.给新建的Region匹配一个规则，所有区域里面的Physical相关的都按照Region的规则来3.当部分网络想按照本身的规则来匹配，可以创建region-Class4.然后匹配回它原来的规则5.后面这些规则一般按照Physical里面设置的规则不修改Spacing规则设置下面介绍基本规则设置指导书之Spacing规则设置1.设置Line到其它的间距规则从左往右线到线，通孔pin，表贴pin，测试pin，通孔Via，盲埋孔，测试孔，微孔，铜皮，Bond finger，hole之间的间距2.设置pin到其它的间距，通孔pin和表贴pin3.设置Via到其它的间距4.设置shape到其它的间距5.设置Bond Finger到其它的间距7.设置盲埋孔之间的间距Spacing规则匹配下面介绍基本规则设置指导书之Spacing规则匹配2.可以把同一类网络创建一个Net Class给Net Class匹配间距规则会更为方便Spacing规则Class to Class 下面介绍基本规则设置指导书之Spacing规则Class to Class1.当我们需要给组和组之间设置一个间距规则时候需要用到这个功能在需要的Net Class地方创建一个Class to Class2.Class to Class匹配一个规则Spacing Region 下面介绍基本规则设置指导书之Spacing Region1.空白的地方创建一个Region2.给创建好的Region 匹配一个规则3.当网络需要在Region中需要按照自身的规则匹配时，可以创建RegionClass来匹配4.Region也支持Class to Class规则，点击ok即可5.设置好的如下图Same Net Spacing规则设置下面介绍基本规则设置指导书之Same Net Spacing规则设置8.设置Line到其它的间距规则从左往右线到线，通孔pin，表贴pin，测试pin，通孔Via，盲埋孔，测试孔，微孔，铜皮，Bond finger，hole之间的间距9.设置pin到其它的间距，通孔pin和表贴pin10.设置Via到其它的间距11.设置shape到其它的间距12.设置Bond Finger到其它的间距13.设置Hole到其它的间距14.打开或者关闭同名网络开关Same Net Spacing规则匹配下面介绍基本规则设置指导书之Same Net Spacing规则匹配3.匹配设置好的Same Net间距规则Same Net Spacing Region下面介绍基本规则设置指导书之Same Net Spacing Region6.空白的地方创建一个Region7.给创建好的Region 匹配一个规则8.当网络需要在Region中需要按照自身的规则匹配时，可以创建RegionClass来匹配Electrical Min Max Propagation Delay下面介绍基本规则设置指导书之Electrical Min Max Propagation Delay在这里可以设置走线的最短和最长的长度，这个过孔和pin delay的长度也会计算进去Electrical Total Etch Length下面介绍Allegro基本规则设置指导书之Electrical Total Etch Length这里可以设置走线的最短和最长的值，这里的值只是走线长度，不包含过孔和pin delay的长度Electrical Differentail Pair下面介绍基本规则设置指导书之 Electrical Differentail Pair这里一般用来设置差分的对内等长，在tolerance这里设置Electrical Relative Propagation Delay下面介绍基本规则设置指导书之 Electrical Relative Propagation Delay1.这里用来设置等长规则2.在创建Match Group之前要创建pin pair3.创建好pin pair之后，选中需要做等长的网络，创建Match Group4.创建好Match Group之后，Scope选择Global， Tolerance 输入公差值5.选择一个网络作为基准。
Allegro 中设置等长规则的通用方法
Allegro中设置等长规则的通用方法在当今高速PCB设计中，一组走线的等长越来越重要。
Allegro为 工程师提供了功能强大的Constrain Manager，即约束管理器，工程师可以很方便地进行各种规则的设定，包括等长规则。
在无线时代早前发表的《DDR布线规则与过程》一文中，已经给出了一种设置等长规则的方法，但这种方法具有一定的局限性，一旦某条网络的拓补不符合规律， 将出现异常。
本文以朋友设计的EMMC 小卡为例，给出一种相对通用的等长规则设置方法，希望对读者有帮助。
1. 本例中需要实现PCI-e金手指到EMMC芯片等长，包括D0-D7，CLK，CMD这10条网络。
查看各条网络，确认是否存在串联匹配电阻。
本例中，仅在时钟线上存在，如下图的高亮器件。
2. 为串联匹配电阻分配仿真模型，这样做的目的只有一个：建立Xnet。
因为我们要实现的是金手指到达EMMC芯片的引脚等长，所以必须将串联匹配电阻的两端网络视为同一条。
点击Analyze—>Model Assignment，如下图，3. 在16.6版本中会弹出一个对话框，就是一些设计错误，直接点击Ignore Errors下面的“All”，然后再点击“OK”即可，如下图。
4. 勾选右侧Find窗口中的Symbols，如下图。
5. 点击时钟线上的串联匹配电阻R9，会出现Signal Model Assignment的界面，如下图。
6. 点击“Create Model，如下图。
7. 在弹出的Create Device Model对话框中点击“OK”，如下图。
8. 在弹出的Create ESpice Device Model对话框中点击“OK”，如下图。
9. 此时返回Signal Model Assignment界面，发现R9已具备Model，如下图。
10. 点击Show Element快捷按钮，选中EMMC CLK网络，发现已具备Xnet，如下图。
allegro布线的注意事项
A. 创建网络表1. 网络表是原理图与PCB的接口文件，PCB设计人员应根据所用的原理图和PCB设计工具的特性，选用正确的网络表格式，创建符合要求的网络表。
2. 创建网络表的过程中，应根据原理图设计工具的特性，积极协助原理图设计者排除错误。
保证网络表的正确性和完整性。
3. 确定器件的封装（PCB FOOTPRINT）．4. 创建PCB板根据单板结构图或对应的标准板框, 创建PCB设计文件；注意正确选定单板坐标原点的位置，原点的设置原则：A. 单板左边和下边的延长线交汇点。
B. 单板左下角的第一个焊盘。
板框四周倒圆角，倒角半径3.5mm。
特殊情况参考结构设计要求。
B. 布局1. 根据结构图设置板框尺寸，按结构要素布置安装孔、接插件等需要定位的器件，并给这些器件赋予不可移动属性(锁定)。
按工艺设计规范的要求进行尺寸标注。
2. 根据结构图和生产加工时所须的夹持边设置印制板的禁止布线区、禁止布局区域。
根据某些元件的特殊要求，设置禁止布线区。
3. 综合考虑PCB性能和加工的效率选择加工流程。
加工工艺的优选顺序为：元件面单面贴装——元件面贴、插混装（元件面插装焊接面贴装一次波峰成型）——双面贴装——元件面贴插混装、焊接面贴装。
4. 布局操作的基本原则A. 遵照“先大后小，先难后易”的布置原则，即重要的单元电路、核心元器件应当优先布局．B. 布局中应参考原理框图，根据单板的主信号流向规律安排主要元器件．C. 布局应尽量满足以下要求:总的连线尽可能短，关键信号线最短;高电压、大电流信号与小电流，低电压的弱信号完全分开;模拟信号与数字信号分开；高频信号与低频信号分开；高频元器件的间隔要充分．D. 相同结构电路部分，尽可能采用“对称式”标准布局；E. 按照均匀分布、重心平衡、版面美观的标准优化布局；F. 器件布局栅格的设置，一般IC器件布局时，栅格应为5--20 mil,小型表面安装器件，如表面贴装元件布局时，栅格设置应不少于5mil。
allegro走线规则
allegro走线规则Allegro是一种电子设计自动化 (EDA) 软件工具，在PCB设计中有着广泛的应用。
在使用Allegro进行PCB布线时，遵循一些走线规则对于保证电路板的性能和可靠性非常重要。
下面是一些参考内容，总结了Allegro中常见的走线规则。
1.走线方向：在Allegro中，走线时通常优先考虑水平或垂直方向的路径。
这有助于保持信号线的长度一致，并减少信号串扰的风险。
通过优先考虑水平或垂直方向的路径，可以减少线路的弯曲和拐角，提高布线的整体效果。
2.保持合理的线宽和距离：在进行层间走线时，通常需要根据电流、信号类型和允许的电路板尺寸来选择合适的线宽。
线宽太窄可能会导致过大的电阻、电流密度过高和信号功耗过高，而线宽太宽可能会占用过多的空间，并增加板上的串扰风险。
同样，走线时需要保持适当的线距，以减少相邻线路之间的串扰。
3.避免信号跳过卡槽/过孔：在Allegro中，卡槽和过孔常被用于穿越电路板的信号线。
然而，在走线时，有时候需要避免信号线跳过这些卡槽或过孔。
这是因为卡槽和过孔可能导致信号串扰或其他电磁干扰，影响电路传输的可靠性。
所以，在走线过程中，需考虑信号线的路径，避免其与卡槽或过孔相交。
4.设置绕线规则：在Allegro中，可以设置绕线规则来避免信号线与其他元件或区域的接触。
绕线规则可以帮助自动绕线工具绕过指定的区域，确保连接的准确性和稳定性。
这对于在拥挤的电路板设计中避免线路交叉和冲突非常有用。
5.电源和地线：在布线中，电源线和地线的走线规则也需要特别注意。
为了确保供电和地线的稳定性，它们在走线时通常需要使用较大的线宽。
此外，电源和地线应尽量短，以减少串扰和功率损耗。
如果电源和地线需要跨越较远的距离，可以考虑使用填充层或者增加地线的厚度来提高走线效果。
6.分析和验证：在走线过程中，可以使用Allegro提供的分析和验证工具来检查线路的连通性、电信号完整性和电流容量等。
分析和验证工具可以帮助发现潜在的问题，提前解决布线中的错误，并确保设计满足要求。
allegro差分线分组约束规则设置
allegro差分线分组约束规则设置摘要：1.Allegro差分线分组约束规则简介2.设置差分线分组约束规则的步骤3.约束规则的应用场景及优势4.总结与建议正文：1.Allegro差分线分组约束规则简介Allegro软件是一款专业的印刷电路板（PCB）设计软件，其差分线分组约束规则是其中一项重要的功能。
通过这项功能，用户可以实现自动化布局，确保PCB上各个元件的正确位置和连接关系，从而提高整体设计的稳定性和可靠性。
2.设置差分线分组约束规则的步骤在Allegro软件中设置差分线分组约束规则，主要可以分为以下几个步骤：步骤一：创建差分线。
首先，在Allegro中创建差分线，它们用于定义分组约束规则。
步骤二：定义约束规则。
在创建差分线后，设置相应的约束规则，如最小间距、最大间距等。
步骤三：应用约束规则。
将设置好的约束规则应用于需要布局的元件，以确保它们在PCB上的位置和连接关系满足设计要求。
步骤四：检查与修复。
在布局过程中，不断检查PCB设计是否符合约束规则，如有问题，及时进行修复。
3.约束规则的应用场景及优势差分线分组约束规则在以下场景中具有显著优势：- 提高设计效率：通过自动化布局，设计者可以更快地完成PCB设计，减少重复性工作。
- 保证连接可靠性：约束规则确保了元件之间的正确连接，降低了故障风险。
- 优化电路性能：合理的布局可以降低信号干扰，提高电路性能。
- 易于维护：约束规则使得设计更加规范，便于后期维护和升级。
4.总结与建议差分线分组约束规则在Allegro软件中发挥着重要作用，能够帮助设计者实现自动化布局，提高PCB设计的质量。
在使用过程中，建议设计者熟练掌握约束规则的设置方法，并根据实际需求进行调整。
Allegro如何设定线长限制
Allegro如何设定线长限制Allegro如何设定线长限制Allegro如何设定线长限制1,打开allegro setup---electrical constraintspreadsheet-->net-->routing-->relative propagation delay2,鼠标右键system下面的文件名（brd 文件名）-->creat-->match group-->输入一个自定义的name（比如PCI1) 3,鼠标右键PCI1--membership-->match group-->选中所有需要长度设定的net到members4,pin pairs 选longest pin pair， scope选global relativedelay-->delta:tolerance(mil),在下面填入公差（比如0mil：100mil）5,route 完成以后actual里面就会有net 长度显示，如果全部绿色则满足规则，所有的net相互之间的长度差别在100mil以内如果是红色的，则说明不满足规则，看正负分别表示长或者短,调整至绿色ok VIA的=S=规则我们一般用0.35mm或者0.5mm的孔，基本原则是纵横比PCB THICKNESS/VIA<8,在此前提下孔径越大，板厂越容易做，但是鉴于板子的密度和通过电流的大小，需要选取一个合适的孔径要不要塞孔一般是根据工艺来的，塞孔的目的主要是防止焊接过程中会有锡珠掉落在孔内，引起短路；大于0.35MM的孔一般用树脂塞孔，不用绿油塞，为了测试的时候避免效果不好，因为绿油会流动到另外一面还有一个目的就是做COA TING的时候，如果COATING区域有大于0.45MM的孔,就要塞上，防止清漆从孔漏到另一面去，引起焊接不良BGA底部的过孔：如果不是测试点，都需要塞孔处理，防止短路及藏锡珠。
allegro多人合作PCB布局走线步骤
allegro多人合作PCB布局走线步骤allegro具有多人合作的灵活性，一块比较复杂的PCB可以多人分模块设计，然后通过简单的几个步骤就可以将各个模块衔接起来。
这样可以提高工作效率和缩短PCB开发时间。
下面以一块PCB为实例向你介绍操作方法。
Allegro 版本：16.31.多人布局如上图，假如A同事布局好了一块功能模块，现B同事需要调用A同事完成好的布局。
点击File->Export->Placement默认Export就可以了。
下是B同事没有布局空白区域，现导入A同事的布局File->Import->Placement和A同事的布局就一模一样了注意：A和B同事的文件必须是同一文件，原点必须在同一位置。
2.多人布线。
Allegro的多人布线是通过sub-drawing来实现的，多人合作最好是分模块分区域设计，各同事走线尽量不要进入其他同事的区域。
首先设置下allegro的环境参数中sub-drawing路径，Setup->User preference->Paths->config->clippath 双击现在路径指定到你想存入的位置。
OK两次关闭对话框。
下图是B同事完成的走线。
现需要将它粘贴到A同事的文件中。
点击File->Export->sub-drawing在Find面板中勾选你想要输出的东西，在options面板中保留你想要的输出然后按住鼠标左键拖出你想输出的PCB部分选中的部分会高亮在命令栏中输入x 0 0，它代表你输出是以原点为参考点的。
然后会弹出对话框记住这个路径很重要，一定要是我们先前设置环境参数时你所定义的路径，要不导入时你会找不到这个输出的文件。
A同事没有走线图如下选中File->Import->sub-drawing双击standard后，鼠标上会粘附这一个小方块，在命令栏输入x 0 0看看B同事完成的内容是不是就到A同事中间了，多人完成的步骤和两人合作的道理是一样的，以此类推。
Allegro布线规则设置说明说明书
Allegro布线规则的设置说明PCB布线经常会要求对重要的信号线进行规则的设置。
布线规则的设置通常包括线宽和线距两大部分。
下面就以一主板Layout guide为例部分说明之。
1. 首先是对整板未定义线规则的设置首先是对整板未定义线规则的设置，如下表所示：Net Name Width Spacing Net GroupNon-special Signal Inner layer:4Outer layer:5Inner layer:4Outer layer:5选择打开set standard values这里规定了Default line 在outer layer(TOP)和inner layer(INT1)中的line width 和pad to pad 的间距。
2. 接下来设置HOST 部分，部分，见下表要求：Net Name Width Spacing Space withothersignalNetGroupFSB Signals Inner layer:4Outer layer:58/1020HOST首先将属于此网络的所有net 定义为同一组，即BUS NAME=HOST选择Edit-Properties 并在右侧的当前命令栏中点击More 打开Find by name or property 窗口,ok这样就可以得到下面的窗口：至此一组HOST 线设置完毕，用同样的方法我们可以继续将DDR 等部分的线设置完3. 重新打开，选择spacing rule set-set value，点击ADD 添加HOST 8:10然后在Subclass 中，顶底层Line To Line 的间距为10，内层为8.4. 选择physical rule set-set value，点击ADD 添加HOST 4/5然后在Subclass 中，顶底层的线宽为5，内层为4.5. 无论是线宽还是线距都需要在assignment table 中进行和其他NET 的匹配。
allegro中走线长度的设置
allegro中走线长度的设置走线长度的设置在电子产品设计中起到至关重要的作用。
一个合理的走线长度设计能够有效地提高电子产品的性能和可靠性。
本文将从不同角度探讨走线长度的设置，包括走线长度的影响因素、走线长度的设计原则以及走线长度的优化方法。
在电子产品设计中，走线长度的设置受到多种因素的影响。
首先，信号传输的速度是影响走线长度的重要因素之一。
较高的传输速度要求较短的走线长度，这样可以减少信号传输的延迟。
其次，电磁干扰也会对走线长度的设置产生影响。
较长的走线长度容易受到电磁干扰的影响，从而降低信号的质量和可靠性。
此外，电子产品的尺寸和布局也会对走线长度的设置产生影响。
较小的尺寸和复杂的布局可能需要更长的走线长度来满足设计要求。
在走线长度的设计中，有几个原则是需要遵循的。
首先，尽量保持走线长度的一致性。
走线长度的一致性可以减少信号的传输延迟，提高信号的稳定性。
其次，避免走线的交叉和重叠。
走线的交叉和重叠可能导致电磁干扰和信号的串扰，降低信号的质量和可靠性。
此外，还要注意避免走线的弯曲和绕圈。
走线的弯曲和绕圈会增加走线长度，增加信号传输的延迟，并且容易引起信号的反射和折射，影响信号的质量和可靠性。
为了优化走线长度的设置，可以采取以下方法。
首先，合理规划电子产品的布局。
合理的布局可以减少走线的长度和复杂性，提高信号的传输效率和稳定性。
其次，使用多层板设计。
多层板设计可以将信号线和电源线分层布局，减少信号线和电源线之间的干扰，提高信号的质量和可靠性。
此外，还可以采用差分信号传输技术。
差分信号传输技术可以在减少信号传输延迟的同时，提高信号的抗干扰能力和抗噪声能力。
最后，可以借助走线长度分析工具进行仿真和优化。
走线长度分析工具可以对走线长度进行模拟和优化，提供最佳的走线长度设置方案。
走线长度的设置在电子产品设计中具有重要的意义。
一个合理的走线长度设计可以提高电子产品的性能和可靠性。
通过了解走线长度的影响因素、遵循走线长度的设计原则以及采用走线长度的优化方法，可以有效地进行走线长度的设置。
cadence allegro规则详解
Cadence Allegro是一款广泛应用于电路设计和布局的软件工具，具有丰富的功能和强大的性能。
在使用Allegro进行电路设计和布局时，遵循一系列规则是非常重要的。
本文将详细介绍Allegro 的规则，并为您提供关于如何正确使用这些规则的指导。
1. 设计规则检查（Design Rule Check，简称DRC）：设计规则检查是在布局之前进行的一项重要步骤。
它可以检查电路设计是否符合一系列预定义的规则。
在Allegro中，DRC可以帮助您检查布线的间距、最小宽度、层间隔等方面是否满足要求。
通过进行DRC，可以及早发现潜在问题并进行修复，从而提高设计的可靠性和性能。
2. 信号完整性规则（Signal Integrity Rules）：信号完整性是电路设计中一个非常重要的方面。
Allegro提供了一系列信号完整性规则，用于检查信号线的阻抗匹配、信号耦合、功耗分析等。
通过遵循信号完整性规则，可以减少信号干扰、提高信号质量，并确保电路的正常运行。
3. 电源和接地规则（Power and Ground Rules）：在电路设计中，电源和接地是至关重要的。
Allegro提供了一些规则，用于检查电源和接地连线的质量和稳定性。
例如，您可以设置规则来检查电源和接地的间距、宽度、连通性等。
通过正确遵循这些规则，可以确保电路具有良好的电源和接地特性，减少功耗和噪声问题。
4. 信号完整性仿真（Signal Integrity Simulation）：除了规则检查外，Allegro还提供了信号完整性仿真工具。
通过仿真，可以模拟电路中信号的传输和干扰情况。
仿真结果可以帮助您评估信号的质量、时钟分析、串扰等，并及时做出必要的调整和改进。
5. 热分析规则（Thermal Analysis Rules）：热分析是电路设计中一个重要的环节，尤其对于高功率电路而言。
Allegro提供了一些规则用于检查电路板的热效应和散热设计。
您可以设置规则来检查器件之间的散热间距、电源和散热器之间的连接等。
allegro布线的注意事项
A. 创建网络表1. 网络表是原理图与PCB的接口文件，PCB设计人员应根据所用的原理图和PCB设计工具的特性，选用正确的网络表格式，创建符合要求的网络表。
2. 创建网络表的过程中，应根据原理图设计工具的特性，积极协助原理图设计者排除错误。
保证网络表的正确性和完整性。
3. 确定器件的封装（PCB FOOTPRINT）．4. 创建PCB板根据单板结构图或对应的标准板框, 创建PCB设计文件；注意正确选定单板坐标原点的位置，原点的设置原则：A. 单板左边和下边的延长线交汇点。
B. 单板左下角的第一个焊盘。
板框四周倒圆角，倒角半径3.5mm。
特殊情况参考结构设计要求。
B. 布局1. 根据结构图设置板框尺寸，按结构要素布置安装孔、接插件等需要定位的器件，并给这些器件赋予不可移动属性(锁定)。
按工艺设计规范的要求进行尺寸标注。
2. 根据结构图和生产加工时所须的夹持边设置印制板的禁止布线区、禁止布局区域。
根据某些元件的特殊要求，设置禁止布线区。
3. 综合考虑PCB性能和加工的效率选择加工流程。
加工工艺的优选顺序为：元件面单面贴装——元件面贴、插混装（元件面插装焊接面贴装一次波峰成型）——双面贴装——元件面贴插混装、焊接面贴装。
4. 布局操作的基本原则A. 遵照“先大后小，先难后易”的布置原则，即重要的单元电路、核心元器件应当优先布局．B. 布局中应参考原理框图，根据单板的主信号流向规律安排主要元器件．C. 布局应尽量满足以下要求:总的连线尽可能短，关键信号线最短;高电压、大电流信号与小电流，低电压的弱信号完全分开;模拟信号与数字信号分开；高频信号与低频信号分开；高频元器件的间隔要充分．D. 相同结构电路部分，尽可能采用“对称式”标准布局；E. 按照均匀分布、重心平衡、版面美观的标准优化布局；F. 器件布局栅格的设置，一般IC器件布局时，栅格应为5--20 mil,小型表面安装器件，如表面贴装元件布局时，栅格设置应不少于5mil。
allegro差分对布线规则中的每个参数的意思
allegro差分对布线规则中的每个参数的意思Allegro是一款广泛应用于电子设计自动化（EDA）领域的PCB设计软件，其强大的差分对布线功能在高速信号设计中尤为突出。
在使用Allegro进行差分对布线时，需要遵循一定的规则，并设置多个参数以确保信号完整性。
本文将对这些参数进行详细解析，以帮助读者更好地理解其意义。
一、差分对布线规则参数概述在Allegro中，差分对布线规则主要包括以下参数：1.差分对名称（Diff Pair Name）2.差分对层（Diff Pair Layer）3.差分对间距（Diff Pair Spacing）4.差分对宽度（Diff Pair Width）5.差分对长度匹配（Diff Pair Length Match）6.差分对阻抗（Diff Pair Impedance）二、各参数意义解析1.差分对名称（Diff Pair Name）差分对名称用于标识差分对，方便在布线过程中对其进行识别和管理。
差分对名称应具有一定的意义，便于理解。
2.差分对层（Diff Pair Layer）差分对层用于指定差分对所在的布线层。
通常情况下，差分对应在同一层进行布线，以减小层间耦合对信号完整性的影响。
3.差分对间距（Diff Pair Spacing）差分对间距是指差分对两个信号线之间的距离。
合适的间距有助于减小信号线之间的相互干扰，提高信号完整性。
通常，差分对间距应大于等于两倍线宽。
4.差分对宽度（Diff Pair Width）差分对宽度是指差分对两个信号线的宽度。
在高速信号设计中，差分对宽度对信号完整性有很大影响。
通常，差分对宽度应保持一致，以减小信号线之间的阻抗差异。
5.差分对长度匹配（Diff Pair Length Match）差分对长度匹配是指差分对两个信号线的长度差异。
在高速信号设计中，长度匹配对信号完整性至关重要。
为了减小信号延迟和相位差，应尽量使差分对两个信号线的长度相等。
Allegro教程之基本规则设置布线规则设置线宽及线间距的设置[指南]
![Allegro教程之基本规则设置布线规则设置线宽及线间距的设置[指南]](https://img.taocdn.com/s3/m/2f1cf67a1fb91a37f111f18583d049649b660e24.png)
在PCB设计过程中，需要通过设置各种规则，以满足各种信号的阻抗。
比如，常用的高速差分线，我们常控的100欧姆，那么到底走多宽的线以及差分线之间的间距到底是多少，才能满足设计要求的100欧姆阻抗呢？本文就对Allegro 种的基本规则设置做一个详细的讲解。
注：本文是基于Allegro 15 版本的。
对于16版本不适用。
首先需要打开规则管理器，可通过以下三种方式打开：一、点击工具栏上的图标。
二、点击菜单Setup->Constraints三、在命令栏内输入"cns" 并回车打开的规则管理器如下：在最上面一栏有一个On-line DRC，这是对画板过程中不停检测是否违反规则，并可产生DRC。
一般我们都默认开启。
可以实时查看产生的DRC 错误，并加以修正。
接下来的Spacing rule set 是对走线的线间距设置。
比如对于时钟线、复位线、及高速查分线。
我们可以再这里面加一规则，使其离其它信号线尽可能的远。
Physical(lines/vias)rule set 是针对各种物理规则设置，比如线宽，不同信号线的过孔等。
例如我们可通过电源网络的设置，使其默认线宽比普通信号走线更粗，已满足走线的载流能力。
现针对一个时钟及电源，分别设置间距规则和物理规则。
首先筛选网络，对于需要设置线间距规则的网络赋上Net_Spacing_Type 属性、而对于需要设置线宽规则的网络赋上Net_Physical_type 。
而对于即要线间距和线宽规则约束的网络，可将Net_Spacing_Type 及Net_Physical_type 属性同时赋上。
本例针对的时钟网络，只需要对其赋上Net_Spacing_Type ，方法如下：点击菜单Edit->Properties然后在右侧Find 一栏中选择Nets 。
如下图所示：如果你知道PCB上网络名，那么你可以直接在PCB上选择一个网络。
假如你并不知道到底哪个网络是时钟，那么你可以选择Find下面的More然后在弹出的对话框中筛选出时钟网络。
allegro走线规则 -回复
allegro走线规则-回复Allegro电路设计软件是一款广泛应用于电子行业的EDA（Electronic Design Automation）工具。
它在不同的领域，如集成电路设计、PCB 布局和走线等方面提供了强大的功能和灵活性。
在本文中，我们将专注于Allegro的走线规则并详细解释如何使用这些规则进行PCB设计。
在进行PCB设计时，走线规则起着至关重要的作用。
走线规则定义了PCB 上各信号线之间的间距、宽度、层次等，以确保在电路工作时能够达到预期的电气性能。
遵循良好的走线规则可以提高电路的可靠性和性能，并减少潜在的电磁干扰和信号损耗。
首先，我们需要打开Allegro软件并创建一个新的PCB设计项目。
在创建项目时，我们可以选择使用默认的走线规则设置或自定义规则。
对于初学者来说，建议使用默认设置，以便学习基本的走线规则。
一旦项目创建完成，我们就可以开始定义和管理走线规则。
在Allegro中，走线规则分为两个主要部分：规则文件和分层约束。
规则文件（rule file）是一种文本文件，包含了定义走线规则的详细信息。
Allegro提供了丰富的走线规则选项，例如电气规则（如差分对和阻抗控制）、几何规则（如最小间距和宽度）、信号完整性规则（如信号时延和噪声限制）等。
在规则文件中，我们可以根据项目的要求自定义这些规则。
分层约束（layer constraints）是Allegro中的另一个重要概念。
它定义了哪些层可以用于走线、哪些层可以放置电气连接、可用层次等信息。
通过合理设置分层约束，可以确保设计人员在走线时保持一定的灵活性和控制性。
在Allegro中，我们可以通过选择“设计”菜单中的“规则”选项来访问走线规则设置。
在规则设置窗口中，我们可以通过选择不同的类别和子类别来浏览和修改特定规则。
例如，如果我们想要更改差分对的最小间距要求，我们可以选择“电气规则”>“差分对”并修改规则的数值。
除了规则文件和分层约束，Allegro还提供了一些辅助工具，以帮助设计人员更好地进行走线。
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- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
signal
Inner layБайду номын сангаасr: 4
FSB Signals
8/10 20
Outer layer: 5
HOST
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首先将属于此网络的所有net 定义为同一组，即BUS NAME=HOST 选择Edit-Properties 并在右侧的当前命令栏中点击More 打开Find by name or property 窗口,ok
这里规定了Default line 在outer layer(TOP)和inner layer(INT1)中的line width 和pad to pad 的间距。 2. 接下来设置HOST 部分，见下表要求：
Net Name Width
Space with other
Spacing
Net Group
· 什么是差分信号？ · 教你改 Pads Layout(PowerPCB)的快
重新键入地址。
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选择 打开set standard values
Allegro 布线规则设置说明
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时间:2009-04-01 来源: 作者:lindawang117 点击： 1689 字体大小:【大 中 小】
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布线规则的设置通常包括线宽和线距两大部分。PCB 布线经 常会要求对重要的信号线进行规则的设置。下面就以一主板 Layout guide 为例部分说明之。
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2012/8/11
2012/8/11
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4. 选择physical rule set-set value，点击ADD 添加HOST 4/5
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然后在Subclass 中，顶底层的线宽为5，内层为4. 5. 最后，无论是线宽还是线距都需要在assignment table 中进行和其他NET 的匹配。
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1. 首先是对整板未定义线规则的设置，如下表所示：
Net Name
Non-special Signal
Width
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Net Group
Inner layer: Inner layer:
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至此一组HOST 线设置完毕，用同样的方法我们可以继续将DDR 等部分的线设置完 3. 重新打开 ，选择spacing rule set-set value，点击ADD 添加HOST 8:10
然后在Subclass 中，顶底层Line To Line 的间距为10，内层为8.
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