集成电路版图设计与工具
合集下载
集成电路设计中的工具与应用
集成电路设计中的工具与应用集成电路（IC）是现代电子设备的核心组成部分，其设计过程涉及到多种工具和方法。
本文将详细介绍集成电路设计中的工具与应用。
1. 集成电路设计流程集成电路设计是一个复杂的过程，主要包括以下几个阶段：1.需求分析与规划：确定IC的功能、性能、功耗等需求，并制定相应的设计计划。
2.前端设计：包括逻辑设计、架构设计、仿真验证等。
3.后端设计：包括物理设计、版图设计、工艺制造等。
4.测试与验证：对制造出的IC进行功能和性能测试，确保其满足设计要求。
2. 集成电路设计工具集成电路设计涉及多种工具，可以分为以下几类：2.1 硬件描述语言（HDL）工具硬件描述语言是用于描述IC逻辑结构和行为的语言，主要包括Verilog和VHDL。
这些语言可以方便地描述复杂的电路结构，并通过仿真验证其功能。
2.2 电路仿真工具电路仿真工具用于验证IC的性能和功能，如Cadence的 Spectre、Synopsys的Virtuoso等。
这些工具可以对电路进行详细的分析，包括时序、功耗、温度等。
2.3 版图绘制工具版图绘制工具用于将电路设计转换为实际的版图，如Cadence的Calibre、Mentor Graphics的AutoCAD等。
这些工具可以确保版图的精度和可靠性。
2.4 工艺制造工具工艺制造工具用于实现IC的制造过程，如光刻机、蚀刻机、离子注入机等。
这些工具决定了IC的制造成本和性能。
3. 集成电路设计应用集成电路设计应用广泛，涵盖了各个领域，如计算机、通信、消费电子、工业控制等。
下面以几个典型应用为例，介绍集成电路设计在实际中的应用。
3.1 中央处理器（CPU）CPU是计算机的核心部件，其设计涉及到复杂的逻辑结构和高性能要求。
集成电路设计工具和方法在CPU设计中起到了关键作用，如使用硬件描述语言进行逻辑设计、电路仿真工具进行性能验证等。
3.2 移动通信芯片移动通信芯片是现代手机的核心部件，其设计需要考虑到功耗、性能和尺寸等因素。
《集成电路版图设计与TannerEDA工具的使用》课件第8章
8.2 LVS的设置和运行
8.2.1 LVS的设置窗口
当打开一个或多个LVS设置文件时，在用户界面中会包 含每个打开的设置文件的设置窗口。在设置窗口中包含五个 符号，用于指定输入文件和各种验证选项。
创建一个新的设置窗口的命令是File→New。在New File对话框中选择文件类型为LVS Setup，并点击及栅极连在同一个节点的 串联的MOSFET。对于要融合的并联的MOSFET，栅极必须 具有相同的宽度，融合后器件的栅极宽度是并联MOSFET栅 极宽度之和。对于要融合的串联的MOSFET，栅极必须具有 相同的长度，融合后器件栅极的长度为每个MOSFET栅极长 度之和。
LVS比较器将比较结果写在扩展名为.out的输出文件中， 同时也可以列出一个扩展名为.lst的节点和元件列表。
8.1.3 用户界面 启动LVS比较器后会出现如图8.1所示的界面。 下面介绍用户界面中的菜单和工具。 1. 菜单 (1) File：包括创建、打开、保存和打印文件等相关命
令。 (2) View：包括显示或隐藏用户界面元素等相关命令。 (3) Setup：包括与设置相关的命令。 (4) Verification：包括开始、结束验证及验证队列等相
对于每种类型的器件，都有如下三个选项。 (1) None：保持器件当前的结构，LVS不会对器件进行 融合操作。 (2) All：将同一个器件模型的串联或并联的例化单元融 合成一个等效的单个器件。 (3) Model：LVS只对指定模型的例化单元进行融合操 作。
在Merge Devices对话框中还给出了一些附加选项。 (1) Series MOSFETs：指定串联MOSFET器件的融合方 式，如果选中此选项，则晶体管的串联顺序将被忽略。
图8.6 LVS设置(Setup)窗口中的寄生(Parasitics)标签
第4章集成电路版图设计与工具概论
除了选择合理的布线层外，版图布线还应该注 意以下几点：
1）电源线和地线应尽可能地避免用扩散区和多晶 硅走线，特别是通过较大电流的那部分电源线和 地线。集成电路的版图设计中电源线和地线多采 用梳状走线，避免交叉，或者用多层金属工艺， 提高设计布线的灵活性。
2）禁止在一条金属走线的长信号线下平行走过另 一条用多晶硅或扩散区走线的长信号线。
❖在设计电路中的某一管子时，应首先弄清该 管在电路中的作用，抓住主要矛盾，设计出符 合要求的管子。例如，对于逻辑电路设计，电 路的输出管就应该着重考虑能承受电流，并具 有较快的开关速度和较低的饱和压降；而对反 相管则应着重考虑有较快的开关速度和较高的 特征频率。
❖不同的晶体管图形在集成电路中所起的作用 不同，因此版图设计中一块掩模版上往往就有 几种晶体管的图形。下面首先介绍一般双极型 晶体管的图形及其各自的特点。
❖ 4.1 引言 ❖ 4.2 版图几何设计规则 ❖ 4.3 电学设计规则与布线 ❖ 4.4 晶体管的版图设计 ❖ 4.5 九天软件下的版图编辑 ❖ 4.6 九天软件下的版图验证 ❖ 4.7 本章小结
4.1 引 言
❖ 版图（Layout）包含了器件尺寸、各层拓扑定义等器件相关 的物理信息数据，是集成电路从设计走向制造的桥梁。
3）压焊点离芯片内部图形的距离应不少于20 m， 以避免芯片键合时，因应力而造成电路损坏。
反相器版图与电路原理图
反相器版图及工艺层表示
反相器版图及剖面图
4.4 晶体管的版图设计
一、双极型晶体管的版图设计
1、 双极型集成电路版图设计的特点
双极型集成电路设计中首先要考虑的问题是 元器件之间的隔离。目前常用的隔离方法有PN 结隔离和介质隔离，设计者可以根据不同的设 计要求，选择适当的隔离方式。此外，还要注 意减小寄生效应如寄生PNP管、寄生电容效应 等。注意了这些问题，就可以比较顺利地完成 版图设计并制造出合格的电路。
《集成电路版图设计与TannerEDA工具的使用》课件第5章
图5.3 错误导航窗口
图5.4 标记DRC错误
在错误导航界面中有一些图标对查看和修改DRC错误 很有帮助。点击图标“ ”可以使错误标记在显示和隐藏 之间切换。对版图进行修改后，如果想要去掉错误标记，点 击错误导航界面中的图标“ ”。点击图标“ ”可以 在版图中标记下一个DRC错误，点击图标“ ”可以在 版图中标记上一个DRC错误。点击图标“ ”可以对错 误导航界面进行设置，对于一般的DRC检查，默认的设置 是比较符合需要的，不需要另外再作修改。点击图标“ ” 会出现一个下拉菜单，此菜单中比较经常用的选项是 “Export DRC Result”，即导出DRC结果。
要对整个单元的版图进行设计规则检查，选择命令 Tools→DRC。如果只对单元的一部分进行设计规则检查， 选择命令Tools→DRC Box，然后在要检查的版图上按住鼠 标左键画一个矩形框来确定检查的范围。
在运行DRC的过程中，在版图界面会出现一个与图5.1 类似的对话框，这个对话框中列出了被检查单元的名字、使 用的设计规则文件的名字、当前正在检查的设计规则的名字、 使用的时间、估计要做完全部检查所剩余的时间及已经完成 的设计规则检查的数量。对每个检查出来的错误，对话框中 会列出规则名和错误的数量。这个对话框中的内容同样会被 保存在DRC结果报告中。可以通过DRC错误导航来查看 DRC结果报告，所使用的命令是Actions→Open DRC Summary Report。
(4) Write terminal names for subcircuits：在注释语句中 给出子电路的端点名和网表中子电路的状态。例如：
X1 1 2 4 ICResPoly L=3.4u W=250n * X1 PLUS MINUS BULK
(5) Write shorted devices：如果在提取定义文件中 “IGNORE_SHORTS”被设置，则在网表的注释语句中写出 短路的器件，否则短路的器件将被忽略；如果在提取定义文 件中“IGNORE_SHORTS”没有被设置，则在网表中短路的 器件将作为正常器件被写进。
集成电路设计方法流程和工具概述
验证
2 IC设计流程
IC开发流程
2 IC设计流程
Top-Down设计 系统技术规格和体系结构
IC设计流程
C，MATLAB
Bottom-up 设计
功能算法，数学模型
+
基本逻辑门，RTL
HDL(行为级） HDL(门级）/网表
逻辑 综合
晶体管电路
HDL（开关级） /电原理图
物理器件
G
物理描述
S
D (版图，工艺）
规格的确定
能力与需求的折中
人力、研发成本、制造成本、周期、工具、灵活性等
性能与成本的折中
集成度、工艺、封装、测试、可靠性、速度、芯片尺寸、功耗 等
不同层次的规格必须统一
层次：系统、子系统、板级、模块级、芯片级 规则：下层定义需服从上层定义，否则会导致严重的设计延误
顶层规格定义必须经过系统仿真
10,1000,000010 0.25μm
1,000 1
1000.1
01.001 0.35μm 0.0011
xx x
xx x
x
x
集成规模每年 增长48％
设计能力每年 增长21％
101100,000,,0000000,00,00000 1011,000,,0000000,00,00000 1,110,,0000000,00,00000 101100,000,00000
Signal Integrity：判断有无因时序、 串扰等引入的信号完整性问题
Parasitic Extraction：提取版图上内 部互连所产生的寄生电阻＆寄生电容 ，转换成延迟后供STA和后仿真使用 Post-layout Simulation：利用布局布线 完成后获得的精确延迟参数和网表进行 仿真，验证功能和时序的正确性
2 IC设计流程
IC开发流程
2 IC设计流程
Top-Down设计 系统技术规格和体系结构
IC设计流程
C，MATLAB
Bottom-up 设计
功能算法，数学模型
+
基本逻辑门，RTL
HDL(行为级） HDL(门级）/网表
逻辑 综合
晶体管电路
HDL（开关级） /电原理图
物理器件
G
物理描述
S
D (版图，工艺）
规格的确定
能力与需求的折中
人力、研发成本、制造成本、周期、工具、灵活性等
性能与成本的折中
集成度、工艺、封装、测试、可靠性、速度、芯片尺寸、功耗 等
不同层次的规格必须统一
层次：系统、子系统、板级、模块级、芯片级 规则：下层定义需服从上层定义，否则会导致严重的设计延误
顶层规格定义必须经过系统仿真
10,1000,000010 0.25μm
1,000 1
1000.1
01.001 0.35μm 0.0011
xx x
xx x
x
x
集成规模每年 增长48％
设计能力每年 增长21％
101100,000,,0000000,00,00000 1011,000,,0000000,00,00000 1,110,,0000000,00,00000 101100,000,00000
Signal Integrity：判断有无因时序、 串扰等引入的信号完整性问题
Parasitic Extraction：提取版图上内 部互连所产生的寄生电阻＆寄生电容 ，转换成延迟后供STA和后仿真使用 Post-layout Simulation：利用布局布线 完成后获得的精确延迟参数和网表进行 仿真，验证功能和时序的正确性
集成电路(IC)设计完整流程详解及各个阶段工具简介
IC设计完整流程及工具IC的设计过程可分为两个部分，分别为：前端设计（也称逻辑设计）和后端设计（也称物理设计），这两个部分并没有统一严格的界限，凡涉及到与工艺有关的设计可称为后端设计。
前端设计的主要流程：1、规格制定芯片规格，也就像功能列表一样，是客户向芯片设计公司（称为Fabless，无晶圆设计公司）提出的设计要求，包括芯片需要达到的具体功能和性能方面的要求。
2、详细设计Fabless根据客户提出的规格要求，拿出设计解决方案和具体实现架构，划分模块功能。
3、HDL编码使用硬件描述语言（VHDL，Verilog HDL，业界公司一般都是使用后者）将模块功能以代码来描述实现，也就是将实际的硬件电路功能通过HDL语言描述出来，形成RTL（寄存器传输级）代码。
4、仿真验证仿真验证就是检验编码设计的正确性，检验的标准就是第一步制定的规格。
看设计是否精确地满足了规格中的所有要求。
规格是设计正确与否的黄金标准，一切违反，不符合规格要求的，就需要重新修改设计和编码。
设计和仿真验证是反复迭代的过程，直到验证结果显示完全符合规格标准。
仿真验证工具Mentor 公司的Modelsim，Synopsys的VCS，还有Cadence的NC-Verilog均可以对RTL 级的代码进行设计验证，该部分个人一般使用第一个-Modelsim。
该部分称为前仿真，接下来逻辑部分综合之后再一次进行的仿真可称为后仿真。
5、逻辑综合――Design Compiler仿真验证通过，进行逻辑综合。
逻辑综合的结果就是把设计实现的HDL代码翻译成门级网表netlist。
综合需要设定约束条件，就是你希望综合出来的电路在面积，时序等目标参数上达到的标准。
逻辑综合需要基于特定的综合库，不同的库中，门电路基本标准单元（standard cell）的面积，时序参数是不一样的。
所以，选用的综合库不一样，综合出来的电路在时序，面积上是有差异的。
一般来说，综合完成后需要再次做仿真验证（这个也称为后仿真，之前的称为前仿真）逻辑综合工具Synopsys的Design Compiler，仿真工具选择上面的三种仿真工具均可。
第五章 集成电路设计技术与工具
D G VB S
D G
D G S
（c）耗尽型 NMOS管栅源 短接
S
（a）增强型 NMOS管栅极 加偏置
（b）增强型 NMOS管栅 漏短接
图5.9 几种MOS有源电阻的连接形式
S G VB D
S G D
（e）增强型 PMOS管栅漏短接
（d）增强型PMOS 管栅极加偏置
5.2.2、集成电容器
在集成电路中，有多种电容结构： 1）金属-绝缘体-金属（MIM）结构； 2）多晶硅/金属-绝缘体-多晶硅结构； 3）金属叉指结构 4）PN结电容； 5）MOS电容。 这些结构的电容可以是有意设计的电容 元件，也可能是不可避免的寄生电容。
a R
b
a R Cb 2
b Cb 2 Csub
n S
n S
（b）等效的器件级模型
（c）等效的集总参数模型
5.2.1.6有源电阻
除了薄层集成电阻外，工作在特定偏置条件 下并作适当连接的晶体管表现出电阻特性，可 用作电路中的电阻元件，并称之为有源电阻 。
I D + V S I IDS O
G I S + V D VGS V VTP
当l=w时，电 阻为
h
图5.3 方块电阻的几何图形
最后得到计算 集成电阻阻值 的最基本公式
l R = R口 w
表5.1 0.5~1.0m MOS工艺中 导电层材料的典型方块电阻值 （单位:Ω/口）
材 料 互连金属 顶层金属 多晶硅 硅-金属氧化物 扩散层 硅氧化物扩散 N阱（或P阱） 最小值 0.05 0.03 15 2 10 2 1k 典型值 0.07 0.04 20 3 25 4 2k 最大值 0.1 0.05 30 6 100 10 5k
《集成电路版图设计与TannerEDA工具的使用》课件第2章
图2.9 反相器的尺寸标注方法
反相器的驱动能力与其尺寸有着密切的关系，尺寸越大 其等效电阻越小，驱动能力也就越大。
2.3.2 CMOS与非门
当所有给定条件中至少有一个条件不满足时，结果才能 出现，这种逻辑关系就是“与非”逻辑关系，实现“与非” 逻辑关系的门电路就叫做与非门(NAND Gate)。本节将介绍 两输入的与非门，其他更多输入的与非门可以通过MOS管 的扩展来实现。
在反相器电路图中，同样需要标注尺寸，其标注方法如 图2.9所示。在图2.9(a)中，P代表PMOS晶体管的尺寸，N代 表NMOS管的尺寸。标注的尺寸同样是晶体管的宽度在前， 长度在后或可以省略。图2.9(b)给出了另外一种标注方法， 即PMOS晶体管的宽度在前，NMOS晶体管的宽度在后，晶 体管的长度省略。
NMOS晶体管由埋在P型衬底中的N型漏区和源区构成。 源、漏之间的电流是由通过源极和漏极之间的N型导电沟道 中的电子形成的。图2.2给出了NMOS晶体管的结构图和电 路符号图。
图2.2 NMOS晶体管的结构图和电路符号图
NMOS晶体管和PMOS晶体管的衬底总是连接到固定电 平上。对于NMOS晶体管来说，衬底总是接逻辑“0”电平。 当NMOS晶体管的栅极接逻辑“1”电平的时候，晶体管导通。
图2.4(b)给出了PMOS晶体管的开关模型，当PMOS晶体 管的栅极加上逻辑“0”电平的时候，开关“闭合”或者“导 通”，漏极和源极被连接起来，漏极的电平可以传递到源极。 与NMOS晶体管类似，PMOS开关在传递“1”电平的时候性 能比传递“0”电平的时候要好。正因为NMOS晶体管和 PMOS晶体管在源极和漏极之间分别传递“0”和“1”的时候 有很好的开关性能，所以通常用NMOS晶体管传递逻辑“0” 电平，而用PMOS晶体管传递逻辑“1”电平。逻辑“0”电平 通常由芯片的地电平来表示；反之，逻辑“1”电平由电源电 压表示。
第三章集成电路设计技术与工具
? 掩膜制造
? 掩膜版可分成：整版及单片版 ? 整版是指晶பைடு நூலகம்上所有的集成电路芯片的版图都是有该掩膜一次
投影制作出来的。各个单元的集成电路可以不同。 ? 单片版 是指版图只对应晶圆上的一个单元。其他单元是该单
元的重复投影。晶圆上各个芯片是相同的。 ? 早期掩膜制造是通过画图照相微缩形成的。 ? 光学掩膜版是用石英玻璃做成的均匀平坦的薄片，表面上涂一
? 每个工艺中都 需要掩膜来覆盖暂时不需要加工的位置 ，需要加工 的位置则需要按照一定的图形来加工。
? 版图设计就是将集成电路的布局按照集成电路工艺过程分为多层 掩膜版的过程。
? 将这些过程制作成掩膜版的过程就是制版。 ? 制版就是要产生一套分层的版图掩膜，为将来将设计的版图转移
到晶圆上做准备，掩膜版主要用在光刻工艺过程中。
层60~80nm 厚的铬，使其表面光洁度更高，这称之为铬版 （Cr mask ），通常也称为光学（掩膜）版。 ? 新的光刻技术的掩膜版与光刻技术有关。
? 图案发生器方法（PG：Pattern Generator ）
? 集成电路上任何一个图形都可以由无数个矩形组成 ? 任何一个矩形都有在空间的坐标和长和宽。 ? 将分割的所有图形的参数记录并制版，得初缩版 ? 初缩版用来重复投影制作掩膜版
? 利用已经形成的结构特征作为掩膜版，来进行下一步工 艺过程，这样既省略了制作掩膜版，同时也形成了天然 的工艺对准，不存在对准误差。如 CMOS工艺中的 （9），（10）。
3.5 BiCMOS 集成电路的基本制造工艺
? 双极器件具有速度高、驱动能力强和低噪声等特性，但 功耗大而且集成度低。 CMOS器件具有低功耗、集成度 高和抗干扰能力强等优点，但它的速度较低、驱动能力 差，在具有高速要求的环境下难以适应。所以 结合了双 极与CMOS工艺技术的BiCMOS 工艺技术应运而生。 BiCMOS 工艺技术是将双极与CMOS器件制作在同一芯 片上，这样就结合了双极器件的高跨导、强驱动和 CMOS器件高集成度、低功耗的优点，使它们互相取长 补短、发挥各自优点，从而实现高速、高集成度、高性 能的超大规模集成电路。
集成电路版图设计与TannerEDA工具的使用图文 (7)
第7章 Tanner的S-Edit电路图编辑器
第7章 Tanner的S-Edit电路图编辑器
7.1 S-Edit电路图编辑器简介 7.2 电路图的设计 7.3 电路设计图的查看、绘制和编辑 7.4 电路图的连接关系 7.5 网表和仿真 7.6 实例 7.7 创建符号视图 习题
第7章 Tanner的S-Edit电路图编辑器
第7章 Tanner的S-Edit电路图编辑器
3. 绘制线条 绘制线条的方法是：首先选中工具栏中画线形的图标 “ ”，然后点击鼠标左键在工作区域确定线条起始点的 位置，然后移动光标到多边形第二个顶点的位置，并点击鼠 标左键确定。重复上述步骤确定后面的顶点位置，最后一个 顶点位置确定好后，点击鼠标右键即结束绘图。在结束绘图 之前，如果上一个顶点的位置需要取消，点击鼠标中键就可 以了。线条顶点的个数可以是任意个。 需要特别注意的是，此处的线条只是一条线，不具有任 何电气属性。
7.2.2 S-Edit中的库
载入一个已经存在的设计时，该设计所参考的所有的库 都会同时被载入，并出现在库导航界面中。当创建一个新的 设计或参考一个当前没有打开的库中的元件时，需要明确载 入设计库。
载入设计库的方法是：选择命令File→Open→Add Library，或直接点击库导航界面中的Add按钮，出现如图7.4 所示的Add Library对话框，选择好需要的库，然后点击确认 键(OK)就可以了。
第7章 Tanner的S-Edit电路图编辑器
图7.2 设置对话框
第7章 Tanner的S-Edit电路图编辑器
7.2 电路图的设计
7.2.1 S-Edit中的设计
在电路图编辑器的菜单栏中，可选择文件(File)菜单项， 在文件菜单下拉列表中选择新建(New)子菜单。其中有两个 选项：新建设计(New Design)和新建文件(New File)。新建设 计指的是新建一个电路图，而新建文件指的是新建一个文本 文件。在Tanner S-Edit较早的版本中，File下的New子菜单就 是指新建一个设计。
第7章 Tanner的S-Edit电路图编辑器
7.1 S-Edit电路图编辑器简介 7.2 电路图的设计 7.3 电路设计图的查看、绘制和编辑 7.4 电路图的连接关系 7.5 网表和仿真 7.6 实例 7.7 创建符号视图 习题
第7章 Tanner的S-Edit电路图编辑器
第7章 Tanner的S-Edit电路图编辑器
3. 绘制线条 绘制线条的方法是：首先选中工具栏中画线形的图标 “ ”，然后点击鼠标左键在工作区域确定线条起始点的 位置，然后移动光标到多边形第二个顶点的位置，并点击鼠 标左键确定。重复上述步骤确定后面的顶点位置，最后一个 顶点位置确定好后，点击鼠标右键即结束绘图。在结束绘图 之前，如果上一个顶点的位置需要取消，点击鼠标中键就可 以了。线条顶点的个数可以是任意个。 需要特别注意的是，此处的线条只是一条线，不具有任 何电气属性。
7.2.2 S-Edit中的库
载入一个已经存在的设计时，该设计所参考的所有的库 都会同时被载入，并出现在库导航界面中。当创建一个新的 设计或参考一个当前没有打开的库中的元件时，需要明确载 入设计库。
载入设计库的方法是：选择命令File→Open→Add Library，或直接点击库导航界面中的Add按钮，出现如图7.4 所示的Add Library对话框，选择好需要的库，然后点击确认 键(OK)就可以了。
第7章 Tanner的S-Edit电路图编辑器
图7.2 设置对话框
第7章 Tanner的S-Edit电路图编辑器
7.2 电路图的设计
7.2.1 S-Edit中的设计
在电路图编辑器的菜单栏中，可选择文件(File)菜单项， 在文件菜单下拉列表中选择新建(New)子菜单。其中有两个 选项：新建设计(New Design)和新建文件(New File)。新建设 计指的是新建一个电路图，而新建文件指的是新建一个文本 文件。在Tanner S-Edit较早的版本中，File下的New子菜单就 是指新建一个设计。
集成电路版图基础-Cadence工具简介
(1) DRC (Design Rule Check) 设计规则检 查。
(2) ERC(Electrical Rule Check) 电学规则检 查。
(3) LVS(Layout Versus Schemati) 版图和电 路图一致性比较
(4) LPE(Layout Parameter Extruction) 版 图寄生参数提取
或快捷键k或点击图标
2）点击任意所需一点为起点 3）移动鼠标到空白处再次点击完成标尺 4） 按＜Esc＞键停止标尺命令 5）按shift+k 清除所有标尺
反相器版图实例
在P型衬底上制作CMOS反相器，需要一个 PMOS管和一个NMOS管。其中PMOS管制 作在N阱中，包含有源扩散区、多晶硅栅； NMOS管包含有源扩散区、多晶硅栅。
选择Verify-probe菜单，在弹出窗口中可以 选择查看连接关系。
3、 LVS
Layout vs. schematic comparison（版 图与电路对比），检查设计完成的版图是 否与原电路相符。
在版图编辑窗口菜单中选择verify-LVS 即 可打开对话框。
注意：如果之前运行过LVS，此时会出现一 个提示窗口。选中form contents（重新创 建LVS文件内容） ，继续LVS。
如果验证成功，返回LVS窗口，单击 “output”按钮，查看验证报告。
LVS验证报告：
错误类型
错误位置
错误原因
错误数量
错误原因
快捷键 p c q
Shift+k Shift+z
3、LSW：
layer select window（图层选 择窗口）。该窗口显示设计版 图所用的工艺库文件的位置、 可供选择和当前选中的版图图 层，以及各图层的图样属性。
(2) ERC(Electrical Rule Check) 电学规则检 查。
(3) LVS(Layout Versus Schemati) 版图和电 路图一致性比较
(4) LPE(Layout Parameter Extruction) 版 图寄生参数提取
或快捷键k或点击图标
2）点击任意所需一点为起点 3）移动鼠标到空白处再次点击完成标尺 4） 按＜Esc＞键停止标尺命令 5）按shift+k 清除所有标尺
反相器版图实例
在P型衬底上制作CMOS反相器，需要一个 PMOS管和一个NMOS管。其中PMOS管制 作在N阱中，包含有源扩散区、多晶硅栅； NMOS管包含有源扩散区、多晶硅栅。
选择Verify-probe菜单，在弹出窗口中可以 选择查看连接关系。
3、 LVS
Layout vs. schematic comparison（版 图与电路对比），检查设计完成的版图是 否与原电路相符。
在版图编辑窗口菜单中选择verify-LVS 即 可打开对话框。
注意：如果之前运行过LVS，此时会出现一 个提示窗口。选中form contents（重新创 建LVS文件内容） ，继续LVS。
如果验证成功，返回LVS窗口，单击 “output”按钮，查看验证报告。
LVS验证报告：
错误类型
错误位置
错误原因
错误数量
错误原因
快捷键 p c q
Shift+k Shift+z
3、LSW：
layer select window（图层选 择窗口）。该窗口显示设计版 图所用的工艺库文件的位置、 可供选择和当前选中的版图图 层，以及各图层的图样属性。
集成电路版图设计与工具
第7章集成电路版图设计• 版图是集成电路设计者将设计并模拟优化后的电路转化成的一系列几何图形，它包含了集成电路尺寸大小、各层拓扑定义等有关器件的所有物理信息。
• 集成电路制造厂家根据这些信息来制造掩膜。
根据复杂程度，不同工艺需要的一套掩膜可能有几到几十层。
一层掩膜对应一种工艺制造中的一道或数道工艺。
掩膜上的图形对应着芯片上器件或连接物理层的尺寸。
因此，版图上的几何尺寸与芯片上物理层尺寸直接相关。
• 由于器件的物理特性和工艺限制，芯片上物理层的尺寸对版图的设计有特定的规则，这些规则是集成电路制造厂家根据自己的工艺特点而制定的。
因此不同的工艺，就有不同的设计规则。
1• 版图设计准则：—匹配—抗干扰—寄生的优化—可靠性• 设计者只有得到了厂家提供的规则以后，才能开始设计。
严格遵守设计规则可以极大的避免由于短路、断路造成的电路失效、容差及寄生效应引起的性能恶化。
版图在设计的过程中要进行定期的检查，避免错误的积累而导致难以修改。
很多集成电路的设计软件都有设计版图的功能。
2集成电路版图设计与工具7.1 7.2工艺流程版图几何设计规则7.3 7.4 7.5 7.6 7.7版图图元版图设计准则电学设计规则与布线芯片的版图布局版图设计的注意事项37.1工艺流程版图中的工艺层通常是版图设计者定义工艺的抽象工艺层，它们并不一一对应于芯片制造时所需要的掩膜层。
芯片制造时所需要的掩膜层是由抽象工艺层给出的版图数据经过逻辑操作（“与”、“或”、“取反”）获得。
4沟道长/ m 金属布线层数多晶硅布线层数电源电压/v 阈值电压31级环形振荡器频率/MHz 0.3532 3.3W/LNMOS PMOS 196.170.6/0.40.54-0.773.6/0.40.58-0.76TSMC 的0.35μmCMOS 基本特征沟道尺寸和对应的电源电压、电路布局图中金属布线层及其性能参数MOSIS 对应TSMC 0.35 mCMOS 工艺定义的全部工艺层5上华0.6um DPDM CMOS 工艺拓扑设计N-wellactive P+ implantN+ implant poly1metal1contactviametal2poly2High Resistor• 芯片加工：从版图到裸片制加7.2版图几何设计规则版工是一种多层平面“印刷”和叠加过程，但中间是否会带来误差？6所设计的版图：7加工后得到的实际芯片集成电路的制造必然受到工艺技术水平的限制和器件物理参数的制约。
集成电路版图基础-Cadence工具简介篇00
（b）
3. 复制(Copy) 1）复制命令Edit→copy，或快捷键c 或点击图标
2）点击目标图形 3）移动鼠标到空白处再次点击完成复制 4） 按＜Esc＞键停止复制命令
4. 移动(move) 1）复制命令Edit→move，或快捷键m 或点击图标
2）点击目标图形 3）移动鼠标到空白处再次点击完成移动 4） 按＜Esc＞键停止移动命令
k
Shift+k
Shift+z
Zoom in（放大） Ctrl+z
3、LSW：
layer select window（图层选 择窗口）。该窗口显示设计版 图所用的工艺库文件的位置、 可供选择和当前选中的版图图 层，以及各图层的图样属性。 如右图显示当前所用工艺库文 件位于“MYLIB”目录下，当前 选择的图层为“active”。
注意：如果之前运行过LVS，此时会出现 一个提示窗口。选中form contents（重新 创建LVS文件内容） ，继续LVS。
如果验证成功，返回LVS窗口，单击 “output”按钮，查看验证报告。
LVS验证报告：
错误类型
错误位置
错误原因
错误数量
错误原因
Cadence工具简介
光电工程学院
王智鹏
一、浏览电路
Cadence virtuoso 基于linux操作系统， 主要包括电路系统设计工具、版图设计工 具和版图验证工具。软件启动后，会看到 全局管理窗口——CIW
在CIW窗口中点击“Tools”，选择 “library manager”打开库文件管理器。 并从中单击选择所需的library—cell—view， 双击“schematic”打开目标电路图。
集成电路设计技术与工具详解PPT课件
3mA ≤ IDD ≤ 7mA
1.5mA ≤ IDD ≤ 6mA
选。。 两个输出端口间接8负载
4mA ≤ IDD ≤ 10mA
4mA ≤ IDD ≤ 10mA
2mA≤ IDD ≤ 8mA
第19页/共84页
12.3.5 模拟集成电路测试实例 • （2）设计测试电路板
要测量上述6组静态电流数据需要有可变的电源电压VDD和两种不同
• 下面首先以一种低频功率放大器的静态工作电流测试为例，较为详细地说明模拟集成电路自动测试的基本 过程，然后简要介绍输出功率、总谐波失真和电源抑制比的测试方法。
第18页/共84页
12.3.5 模拟集成电路测试实例
• 1）静态工作电流测试
• （1）分析测试要求
无论哪一种测试，首先要分析电路的具体测试要求。
• 接触和调整部分用来装配和调整探针、探针阵列或探头，通过装配部分来固定探针卡，再利用调整部分来 手动粗调以保持探针分布与晶圆上的芯片焊盘分布一致。
第6页/共84页
12.2.1 芯片在晶圆测试的连接方法
• 显微镜也包括一个位置调整装置，以便对待测芯片进行聚焦，操作人员利用显微镜来细微的调整晶圆上芯 片焊盘与探针的相对位置，以便能使焊盘与探针接触。
的负载条件。
这样当继电开关K1断开时，实现了无负载测试条件；当继电开关K1 合上，同时继电开关K2指向右侧时，则对应着两个输出端口P5和P6间 接8负载的测试条件。
第20页/共84页
12.3.5 模拟集成电路测试实例
• （3）编写测试程序 测试程序一般都采用VC（或VC＋＋）高级语言实现。测试程序是根据测试要求和测试方法进行编写 的。 电路的静态工作电流测试方法是：电路控制端口P1接电源电压使电路处于正常工作状态，输入端口P4 接地（无输入信号），电源端口P3接直流电压，该端口的电流就是要求测量的低频功率放大器静态工 作电流。
《集成电路版图设计与TannerEDA工具的使用》课件第1章
集成电路的分类方法非常多，如果按照应用领域来分， 可以分为通用集成电路和专用集成电路；如果按照电路的功 能来进行分类，可以分为数字集成电路、模拟集成电路和数 模混合集成电路；如果按照器件结构类型来分，可以分为 MOS集成电路、双极型集成电路和BiMOS集成电路；
如果按照集成电路的集成度来分，可以分为小规模集成 电路(SSI，Small Scale Integration)、中规模集成电路(MSI， Medium Scale Integration)、大规模集成电路(LSI，Large Scale Integration)、超大规模集成电路(VLSI，Very Large Scale Integration)、特大规模集成电路(ULSI，Ultra Large Scale Integration)和巨大规模集成电路(GSI，Giant Scale Integration)。
所谓分层设计，是指将集成电路的设计分为五个设计层 次，即行为级设计、RTL级设计、门级设计、晶体管级设计 和版图级设计。行为级设计是指用高级语言来建立行为模型， 即用高级语言来实现设计的算法。RTL级设计是指描述寄存 器之间数据的流动及数据的处理方法。门级设计是指设计逻 辑门及其互连方式。晶体管级设计是指将逻辑门进一步用晶 体管及互连关系来描述。版图级设计是指集成电路最终的掩 膜版设计。
设计IC芯片的最初目的就是为了减小计算机的体积。 1945年，美国生产出了第一台全自动电子数字计算机“埃 尼阿克”(ENIAC，Electronic Numerical Integrator and Calculator，电子数字积分器和计算器)。它采用电子管作 为计算机的基本元件，每秒可进行5000次加减运算，体积 为3000立方英尺(1立方英尺=0.028 317立方米)，占地170 平方米，重量30吨，耗电140～150千瓦。如今，在集成电 路技术的推动下，个人电脑的体积变得越来越小，其运行 速度和功能在过去看来是不可想象的。
集成电路布图设计
2023-11-04CATALOGUE目录•集成电路布图设计概述•集成电路布图设计的基本要素•集成电路布图设计的技巧和方法•集成电路布图设计的工具与平台•集成电路布图设计的挑战与解决方案•集成电路布图设计的应用案例01集成电路布图设计概述集成电路布图设计是指将电子器件及其连接关系以几何图形的方式在集成电路芯片上分布并按照一定规则布局的技术方案。
定义集成电路布图设计具有高度复杂性、精密性和集成性，要求设计者具备深厚的电子设计自动化（EDA）工具使用技能和专业知识。
特点定义与特点物理设计根据逻辑电路设计，进行布局布线、信号完整性分析等物理设计，生成可制造的版图文件。
设计输入明确设计需求，提供功能描述和性能参数等设计输入信息。
逻辑设计将功能描述转化为逻辑电路，进行功能仿真和调试。
版图验证对版图文件进行功能和性能验证，确保设计与制造的一致性。
制造与测试将版图文件交由半导体制造厂进行芯片制造，并进行测试与验证。
合理的布图设计可以优化芯片的性能、速度和功耗等方面的表现。
提高芯片性能降低制造成本推动产业发展通过优化布图设计，可以提高芯片的可制造性和良品率，降低制造成本。
集成电路布图设计是半导体产业的核心技术之一，对于推动产业发展具有重要意义。
03020102集成电路布图设计的基本要素确定芯片的功能和性能参数，进行逻辑门级设计，实现功能描述到逻辑电路的转换。
逻辑设计进行芯片的物理布局和布线设计，包括信号完整性、电源完整性、时序等。
物理设计通过仿真工具对设计的电路进行功能和性能验证，确保设计的正确性。
仿真验证将电路设计转换为版图设计，需要考虑工艺、制程等因素对电路性能的影响。
抽象层次使用版图编辑工具进行版图的绘制和编辑，实现电路到版图的转换。
版图编辑对版图进行质量检查和验证，确保版图的正确性和可制造性。
版图验证检查版图设计是否符合制造工艺的要求，确保版图的可制造性。
设计规则检查（DRC）分析版图布局对电路性能的影响，以及各种寄生效应对电路性能的影响。
第八章 集成电路设计技术与工具
此外，与模拟集成电路晶体管级仿真一样，数字集
成电路晶体管级仿真也要做工艺角仿真，以检验工艺制 造过程中引起的器件参数变化对逻辑单元性能的影响。
8.4 版图设计
与模拟集成电路晶体管级设计一样，版图设计也是数 字集成电路晶体管级设计流程中的一个关键环节。
在数字集成电路版图布局和布线设计中，则注重其单 元版图设计的规整性，并且通常将各单元版图设计成等高 不等宽的结构，并且其电源和地线保持等高度和等宽度， 以便于其作为标准单元库在更高层次进行数字集成电路设 计时的自动布线。
8.4.2 CMOS数字集成电路版图设计
图8.4（d）所示的符号电路版图转换成物理版图，如
图8.5（a）所示，图中的MOS管为垂直走向。该符号电路 版图还可以转换成图8.5（b）所示的另一种物理版图，该 图中的MOS管为水平走向。
Vdd
Vdd
输入
输出
输入
输出
Vss
Vss
图8.5 反相器版图的两种基本结构 垂直走向（a）和水平走向（b）MOS管结构
T3
N3
T2
N2
CLK
T4
N4 QN VDD
CLK 主锁存器
CLK 从锁存器
图8.8 边沿D触发器的晶体管级电路图
图8.8所示的边沿D触发器是由四个CMOS传输门 T1，T2，T3，T4和四个CMOS反相器N1，N2， N3，N4构成的。观察图中所有晶体管的连接关 系，可以发现：传输门T1和T2，T3和T4可以共 用有源区，反相器N1和N2，N3和N4也可以共用 有源区。假设该电路中所有的晶体管具有相同的 长宽比，各版图层次的图案与第四章给出的版图 层次定义相同，就得到如图8.9所示的精简的主 锁存器版图示例。从锁存器版图与主锁存器版图 结构相同。
成电路晶体管级仿真也要做工艺角仿真，以检验工艺制 造过程中引起的器件参数变化对逻辑单元性能的影响。
8.4 版图设计
与模拟集成电路晶体管级设计一样，版图设计也是数 字集成电路晶体管级设计流程中的一个关键环节。
在数字集成电路版图布局和布线设计中，则注重其单 元版图设计的规整性，并且通常将各单元版图设计成等高 不等宽的结构，并且其电源和地线保持等高度和等宽度， 以便于其作为标准单元库在更高层次进行数字集成电路设 计时的自动布线。
8.4.2 CMOS数字集成电路版图设计
图8.4（d）所示的符号电路版图转换成物理版图，如
图8.5（a）所示，图中的MOS管为垂直走向。该符号电路 版图还可以转换成图8.5（b）所示的另一种物理版图，该 图中的MOS管为水平走向。
Vdd
Vdd
输入
输出
输入
输出
Vss
Vss
图8.5 反相器版图的两种基本结构 垂直走向（a）和水平走向（b）MOS管结构
T3
N3
T2
N2
CLK
T4
N4 QN VDD
CLK 主锁存器
CLK 从锁存器
图8.8 边沿D触发器的晶体管级电路图
图8.8所示的边沿D触发器是由四个CMOS传输门 T1，T2，T3，T4和四个CMOS反相器N1，N2， N3，N4构成的。观察图中所有晶体管的连接关 系，可以发现：传输门T1和T2，T3和T4可以共 用有源区，反相器N1和N2，N3和N4也可以共用 有源区。假设该电路中所有的晶体管具有相同的 长宽比，各版图层次的图案与第四章给出的版图 层次定义相同，就得到如图8.9所示的精简的主 锁存器版图示例。从锁存器版图与主锁存器版图 结构相同。
集成电路设计技术与工具 集成电路版图设计.
单元和单元库的建立
2021/1/22
单元和单元库的建立
在版图设计阶段，无论是全定制还是半定制版图设 计一定都会用到单元或单元库。
所谓全定制设计方法就是利用人机交互图形系统， 由版图设计人员从每个半导体器件的图形、尺寸开始 设计，直至整个版图的布局布线。
而在标准单元设计方法中，基本的电路单元(如非 门、与非门、或非门、全加器、D触发器)的版图是预 先设计好的，放在CAD工具的版图库中。这部分版图 不必由设计者自行设计，所以叫半定制。所以在半定 制设计中常用到标准单元法，标准单元是一种图形高 度相等，但宽度可按设计需要自由给定的结构。在规 定高度、可变宽度范围内，设计者可设计多种尺寸、 多种功能的元器件。
隔离区划分原则 几何对称设计 热对称设计 图形尺寸选择原则
2021/1/22
二、双极型晶体管的图形设计
在设计集成电路元件的图形和尺寸时，要综合考虑工 艺水平的限制和对电路性能指标的要求。
集成电路中对晶体管的要求主要是： (1) 有一定的fT； (2) 满足要求的开关时间； (3) 能承受一定的电流； (4) 具有较低的噪声系数； (5) 具有一定的耐压。
过另一条用多晶硅或扩散区走线的长信号 线。 压焊点离芯片内部图形的距离不应少于 20µm。
2021/1/22
4.4 晶体管版图设计
晶体管是集成电路版图中最基本和最重要 的器件
双极型晶体管版图设计的基本原则以及设 计要点
MOS晶体管版图设计的基本原则以及设计 要点
设计技巧需在实践中不断总结
2021/1/22
CMOS基本门电路版图阅读
层次图例 逻辑图 电路图 版图
2021/1/22
2021/1/22
2021/1/22
2021/1/22
单元和单元库的建立
在版图设计阶段，无论是全定制还是半定制版图设 计一定都会用到单元或单元库。
所谓全定制设计方法就是利用人机交互图形系统， 由版图设计人员从每个半导体器件的图形、尺寸开始 设计，直至整个版图的布局布线。
而在标准单元设计方法中，基本的电路单元(如非 门、与非门、或非门、全加器、D触发器)的版图是预 先设计好的，放在CAD工具的版图库中。这部分版图 不必由设计者自行设计，所以叫半定制。所以在半定 制设计中常用到标准单元法，标准单元是一种图形高 度相等，但宽度可按设计需要自由给定的结构。在规 定高度、可变宽度范围内，设计者可设计多种尺寸、 多种功能的元器件。
隔离区划分原则 几何对称设计 热对称设计 图形尺寸选择原则
2021/1/22
二、双极型晶体管的图形设计
在设计集成电路元件的图形和尺寸时，要综合考虑工 艺水平的限制和对电路性能指标的要求。
集成电路中对晶体管的要求主要是： (1) 有一定的fT； (2) 满足要求的开关时间； (3) 能承受一定的电流； (4) 具有较低的噪声系数； (5) 具有一定的耐压。
过另一条用多晶硅或扩散区走线的长信号 线。 压焊点离芯片内部图形的距离不应少于 20µm。
2021/1/22
4.4 晶体管版图设计
晶体管是集成电路版图中最基本和最重要 的器件
双极型晶体管版图设计的基本原则以及设 计要点
MOS晶体管版图设计的基本原则以及设计 要点
设计技巧需在实践中不断总结
2021/1/22
CMOS基本门电路版图阅读
层次图例 逻辑图 电路图 版图
2021/1/22
2021/1/22
2021/1/22
第七章 集成电路设计技术与工具
模拟集成电路的电路仿真
模拟集成电路的工艺角仿真(续) 这段注释指明了该仿真模型文件包含了 MOS器件参数的典型值和4个工艺角参 数值，并分别以tt、ff、fs、sf和ss为标识。 在电路的Spice网表中，通过.lib语句就可 以选择不同情况下的器件参数进行电路 仿真。
7定理：任何包括电压源、电流源和阻抗的二端口网
络都可以用一个电压源串联电阻的等效的电路代替
米勒效应
1 1 C s Z , Z1 F ;即输入电容C1 C（ F 1 A） CF s 1 A 1 C s 1 Z 2 F 1 , 输出电容C2＝C（ F 1 A ），如A很大，Z 2 Z 1 A
7.1模拟集成电路晶体管级的设计概论
模拟集成电路的定义
模拟集成电路与数字集成电路区别
模拟集成电路晶体管级的设计概论
模拟集成电路的定义
模拟集成电路是处理模拟信号的集成电路，其 主要特点是，电路的输入和输出是一个或一些 连续变化的模拟信号。 模拟信号是在时间和幅度上都连续变化的信号， 例如语音信号、温度信号、压力信号、速度信 号等。在客观世界中，多数物理量都是以模拟 形式存在的，因此分析和设计模拟集成电路对 于模拟信号的处理具有重要的实际意义。
版图设计基本要求
版图匹配设计
7.4 模拟集成电路的版图设计要点
7.4.1 版图设计基本要求:
在整个集成电路设计过程中，版图设计是其中 重要的一环，它将每个元件的电路表示转换成 物理设计。同时，元件间连接的线网也被转换 成几何连线图形。对于复杂的版图设计，一般 把版图设计分成若干个子步骤进行。
放大器的应用例子
放大器的性能指标
中频电压增益 输入阻抗、输出阻抗 上、下限转折频率-带宽—频率特性幅频相频特 性 (相位裕度) 噪声 功耗 输出电压摆幅 稳定性（锁相环）、精度 速度
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
P型衬底
P+接地 PN结反 型隔离
P型衬底
N阱
（3）阱电阻 阱电阻就是一N阱条，两头进行N+扩散以进行接触。 阱电阻（N- Well）
P型衬底
N阱
（4）MOS电阻(有源电阻) 利用MOS管的沟道电阻。所占的芯片面积要比其他电阻小 的多，但它是一个非线性的电阻（电阻大小与端电压有关）。
IDS I + V S (a) VTN V VGS O G I S + V D (b) O I IDS VGS V
基极
N阱
Mask 6
contact
P衬底
N阱
Mask 6
contact
P衬底
N阱
Mask 7
met1
P衬底
N阱
Mask 7
met1
P衬底
N阱
Mask 8
via1
P衬底
N阱
Mask 8
via1
P衬底
N阱
Mask 9
met2
P衬底
N阱
Mask 9
met2
P衬底
N阱
Mask 10
pad
开焊盘孔
几十微米
硅片
电感版图设计
平面上的螺旋设计：
单匝线圈
多匝螺旋型线圈
多匝直角型线圈
直角螺旋电感的等效电路 （忽略电阻时）
耦合电容是严重的寄生参量， 高频下可能使电感呈容性。
关键尺寸与剖面图
M3 N S
• • • •
D: 边长/直径 diameter W: 线条宽度 width S: 线条间隔spacing between N: 匝数 number of turns
侧壁电容： •单位面积电容值可比左边的大； •精度较高，匹配性较好；
MOS电容
累积区
CGS 强反型
VG
0 VTH VGS
VS
polysilicon gate W tox n+ L p-type body n+
利用栅氧电容；面积小；非线性；有极性。旁路电容。
硅芯片上的电子世界--电感
• 电感：缠绕的线圈； • 硅芯片上的薄膜电感：
• 引线：良好导电的线； • 硅芯片上的导线：铝或铜薄膜；
淀积介质层 开接触孔 淀积第一层金属
P衬底
N阱
硅芯片上的电子世界—引线
• 硅芯片上的导线：铝或铜薄膜；
淀积介质层 开过孔 淀积第二层金属
P衬底
N阱
版图：描述电子元件以及引线的形状、位置 • • • • 层次化； 方块图形； 与芯片加工工艺密切相关； 芯片加工厂只需要版图文件，不需要任何电路原理图文件。
硅芯片上的电阻？电容？电感？晶体管？连线？
CMOS集成电路基本工艺流程
contact N阱 G G S D B S D B via
P衬底N阱单poly工艺
0.35 µm
6.5nm
200nm
薄氧 有源区
700 µm
N阱
1.2 µm
P型衬底
注： 为形成反型层沟道， P衬底通常接电路的 最低电位(vss/gnd)。 N阱通常接最高电位 （vdd）。
CMOS标准工艺的主要层次与掩膜版
如下的电路版图设计，每层的版图图形？
P衬底
N阱
Mk 1
Nwell
P衬底
N阱
Mask 2
Oxide
二氧化硅 隔离
P衬底
N阱
Mask 2
Oxide
二氧化硅 隔离
P衬底
N阱
Mask 3
PolyG
MOS器件的栅极 栅极电介质层 P衬底 N阱
N+ 薄氧 S 金属
25um 多晶硅
D 4um
MOS管的版图布局
• • 在版图布局中必须考虑器件分布方式对电路性能的 影响，通常尽量对称布局。 器件个体或匹配体的版图设计问题:需考虑形状、方 向、连接以及匹配器件在相对位置、方向等方面的 问题。尽量通过版图设计避免或减小工艺过程中引 起的失配或/和误差。 采用小而多的接触孔，并且接触孔单元尽可能覆盖 沟道宽度。
三极管的设计
在基本N阱CMOS工艺的基 础上再加一道工序，即在 源漏扩散前加一掺杂的P型 扩散层BP，就可以制作纵 向NPN管，即VNPN。 C 薄氧 NPN N+ N阱 P型衬底 B P+ BP E N+ VNPN 垂直NPN
硅芯片上的电子世界—MOS管
• MOS管：金属氧化物半导体 • 硅芯片上的MOS管：
Mask 3
PolyG
MOS器件的栅极 栅极电介质层 P衬底 N阱
Mask 4
nplus
N+ P衬底
N+ N阱
N+
Mask 4
nplus
N+ P衬底
N+ N阱
N+
Mask 5
pplus
漏极 P+ P衬底 N+ N+
栅极
源极
基极
N阱
Mask 5
pplus
漏极 P+ P衬底 N+ N+
栅极
源极
N+. ……
N阱
P+
三极管的设计
CMOS工艺下可以做双极晶体管。 以N阱工艺为例说明PNP, NPN如何形成。
PNP 薄氧 注： 由于P衬底接最低电位vss/gnd 因此，VPNP集电极也必须接 vss/gnd 。
C P+
B N+ N阱
E P+ VPNP 垂直PNP
P型衬底
三极管的设计
LPNP 横向PNP
•
• 两层导体夹一层绝缘体形成平板电容
• 金属-金属（多层金属工艺，MIM） • 金属-多晶硅 • 多晶硅-多晶硅（双层多晶硅工艺,PIP） • 金属-扩散区 • 多晶硅-扩散区 • PN结电容 • MOS电容:多晶硅栅极与沟道（源/漏极）
平板电容
辅助标志层： cap_dum 比例电容的版图结构
P型衬底
CMOS基本工艺中的层次
导体：各金属层； N+掺杂区、 P+掺杂区、阱区； 半导体： 多晶硅、 绝缘介质： 各介质层（氧化硅，氮化硅）； 版图设计：充分利用各层特性来设计真实的元器件。
N阱
P型衬底
硅芯片上的电子世界--电阻
• 电阻：具有稳定的导电能力（半导体、导体）； • 芯片上的电阻：薄膜电阻；
层次 金属 多晶硅 N+/P+ diffusion N-well
方阻（欧/方） 60 mΩ/ 几~上千 Ω/ 5 Ω / 1 kΩ/
硅芯片上的电子世界--电容
• 电容：一对电极中间夹一层电介质的三明治结构； • 硅芯片上的薄膜电容：
几十微米
上电极：金属或多晶硅 氧化硅电介质 下电极：金属或多晶硅 硅片
钝化层
Mask 10
pad
钝化层
版图设计 • 电子设计 + 绘图艺术 • 仔细设计，确保质量
MOS管的版图设计
沟道宽
沟道长
当多晶硅穿过有源区时，就形成了一个管子。在图中当 多晶硅穿过N型有源区时，形成NMOS，当多晶硅穿过P型有 源区时，形成PMOS。
MOS管的版图设计
当多晶硅穿过有源区时，就形成了一个管子。在图中当 多晶硅穿过N型有源区时，形成NMOS，当多晶硅穿过P型有 源区时，形成PMOS。 N型有源区： 薄氧区(oxide,TO,active) + N扩散区(Nimp，Ndiff) P型有源区： 薄氧区 + P扩散区(Pimp，Pdiff) + N阱(Nwell)
D G
I
VTP
V DS > V GS − V T
栅极连接漏极，MOS管始终处于饱和区。
电阻版图设计
• 比例电阻的版图结构 需5K,10K,15K电阻，采用5K单位电阻： • 对称设计
蛇形，meander
对称 更好
Dummy resistor，匹配邻近效应 • 各层阻值不同，且电阻有一 定的温度和电压特性 ρ l ρ l ρ = = ρ sq R= sq t w t w
几十到几百纳米
源 基
栅
漏
CMOS的设计
基极
漏极
栅极
源极
漏极
栅极
源极
基极
P衬底
nmos pmos 注： 为形成反型层沟道，P衬底通常接电路的最低电位(vss/gnd)。 N阱通常接最高电位（vdd）。
硅芯片上的电子世界—引线
• 引线：良好导电的线； • 硅芯片上的导线：铝或铜薄膜； 多晶硅薄膜。
硅芯片上的电子世界—引线
psub-nwell Diode 直接做在 衬底上 N P+ P型端为 衬底电位 (vss/gnd) N+ P P+ N+ sp-nwell Diode 做在阱里
P P+
N N+
N阱 P型衬底
N阱 P型衬底
硅芯片上的电子世界—晶体管 • 三级管：pnp，npn • 硅芯片上的三极管：
P+ P型衬底
C2=8C1
平板电容
l常见结构：MIM, PIP, MIP； lPIP、MIP结构，传统结构； l MIM结构，使用顶层金属与其下一层金属；
精度好； 钝化层 MIM 上电级 下极板与衬底的寄生电容小； 第n层金属 第n-1层金属
l电容区的下方不要走线；
多层金属制作的平板电容和侧壁电容
多层平板电容（MIM） •增加单位面积电容； •精度高，匹配性好；
宽度：微米 薄膜电阻
厚度：百纳米 硅片
电阻的版图设计 • 能与CMOS工艺兼容的电阻主要有四种：
• 扩散电阻、多晶硅电阻、阱电阻、MOS电阻
P+接地 PN结反 型隔离
P型衬底
N阱
（3）阱电阻 阱电阻就是一N阱条，两头进行N+扩散以进行接触。 阱电阻（N- Well）
P型衬底
N阱
（4）MOS电阻(有源电阻) 利用MOS管的沟道电阻。所占的芯片面积要比其他电阻小 的多，但它是一个非线性的电阻（电阻大小与端电压有关）。
IDS I + V S (a) VTN V VGS O G I S + V D (b) O I IDS VGS V
基极
N阱
Mask 6
contact
P衬底
N阱
Mask 6
contact
P衬底
N阱
Mask 7
met1
P衬底
N阱
Mask 7
met1
P衬底
N阱
Mask 8
via1
P衬底
N阱
Mask 8
via1
P衬底
N阱
Mask 9
met2
P衬底
N阱
Mask 9
met2
P衬底
N阱
Mask 10
pad
开焊盘孔
几十微米
硅片
电感版图设计
平面上的螺旋设计：
单匝线圈
多匝螺旋型线圈
多匝直角型线圈
直角螺旋电感的等效电路 （忽略电阻时）
耦合电容是严重的寄生参量， 高频下可能使电感呈容性。
关键尺寸与剖面图
M3 N S
• • • •
D: 边长/直径 diameter W: 线条宽度 width S: 线条间隔spacing between N: 匝数 number of turns
侧壁电容： •单位面积电容值可比左边的大； •精度较高，匹配性较好；
MOS电容
累积区
CGS 强反型
VG
0 VTH VGS
VS
polysilicon gate W tox n+ L p-type body n+
利用栅氧电容；面积小；非线性；有极性。旁路电容。
硅芯片上的电子世界--电感
• 电感：缠绕的线圈； • 硅芯片上的薄膜电感：
• 引线：良好导电的线； • 硅芯片上的导线：铝或铜薄膜；
淀积介质层 开接触孔 淀积第一层金属
P衬底
N阱
硅芯片上的电子世界—引线
• 硅芯片上的导线：铝或铜薄膜；
淀积介质层 开过孔 淀积第二层金属
P衬底
N阱
版图：描述电子元件以及引线的形状、位置 • • • • 层次化； 方块图形； 与芯片加工工艺密切相关； 芯片加工厂只需要版图文件，不需要任何电路原理图文件。
硅芯片上的电阻？电容？电感？晶体管？连线？
CMOS集成电路基本工艺流程
contact N阱 G G S D B S D B via
P衬底N阱单poly工艺
0.35 µm
6.5nm
200nm
薄氧 有源区
700 µm
N阱
1.2 µm
P型衬底
注： 为形成反型层沟道， P衬底通常接电路的 最低电位(vss/gnd)。 N阱通常接最高电位 （vdd）。
CMOS标准工艺的主要层次与掩膜版
如下的电路版图设计，每层的版图图形？
P衬底
N阱
Mk 1
Nwell
P衬底
N阱
Mask 2
Oxide
二氧化硅 隔离
P衬底
N阱
Mask 2
Oxide
二氧化硅 隔离
P衬底
N阱
Mask 3
PolyG
MOS器件的栅极 栅极电介质层 P衬底 N阱
N+ 薄氧 S 金属
25um 多晶硅
D 4um
MOS管的版图布局
• • 在版图布局中必须考虑器件分布方式对电路性能的 影响，通常尽量对称布局。 器件个体或匹配体的版图设计问题:需考虑形状、方 向、连接以及匹配器件在相对位置、方向等方面的 问题。尽量通过版图设计避免或减小工艺过程中引 起的失配或/和误差。 采用小而多的接触孔，并且接触孔单元尽可能覆盖 沟道宽度。
三极管的设计
在基本N阱CMOS工艺的基 础上再加一道工序，即在 源漏扩散前加一掺杂的P型 扩散层BP，就可以制作纵 向NPN管，即VNPN。 C 薄氧 NPN N+ N阱 P型衬底 B P+ BP E N+ VNPN 垂直NPN
硅芯片上的电子世界—MOS管
• MOS管：金属氧化物半导体 • 硅芯片上的MOS管：
Mask 3
PolyG
MOS器件的栅极 栅极电介质层 P衬底 N阱
Mask 4
nplus
N+ P衬底
N+ N阱
N+
Mask 4
nplus
N+ P衬底
N+ N阱
N+
Mask 5
pplus
漏极 P+ P衬底 N+ N+
栅极
源极
基极
N阱
Mask 5
pplus
漏极 P+ P衬底 N+ N+
栅极
源极
N+. ……
N阱
P+
三极管的设计
CMOS工艺下可以做双极晶体管。 以N阱工艺为例说明PNP, NPN如何形成。
PNP 薄氧 注： 由于P衬底接最低电位vss/gnd 因此，VPNP集电极也必须接 vss/gnd 。
C P+
B N+ N阱
E P+ VPNP 垂直PNP
P型衬底
三极管的设计
LPNP 横向PNP
•
• 两层导体夹一层绝缘体形成平板电容
• 金属-金属（多层金属工艺，MIM） • 金属-多晶硅 • 多晶硅-多晶硅（双层多晶硅工艺,PIP） • 金属-扩散区 • 多晶硅-扩散区 • PN结电容 • MOS电容:多晶硅栅极与沟道（源/漏极）
平板电容
辅助标志层： cap_dum 比例电容的版图结构
P型衬底
CMOS基本工艺中的层次
导体：各金属层； N+掺杂区、 P+掺杂区、阱区； 半导体： 多晶硅、 绝缘介质： 各介质层（氧化硅，氮化硅）； 版图设计：充分利用各层特性来设计真实的元器件。
N阱
P型衬底
硅芯片上的电子世界--电阻
• 电阻：具有稳定的导电能力（半导体、导体）； • 芯片上的电阻：薄膜电阻；
层次 金属 多晶硅 N+/P+ diffusion N-well
方阻（欧/方） 60 mΩ/ 几~上千 Ω/ 5 Ω / 1 kΩ/
硅芯片上的电子世界--电容
• 电容：一对电极中间夹一层电介质的三明治结构； • 硅芯片上的薄膜电容：
几十微米
上电极：金属或多晶硅 氧化硅电介质 下电极：金属或多晶硅 硅片
钝化层
Mask 10
pad
钝化层
版图设计 • 电子设计 + 绘图艺术 • 仔细设计，确保质量
MOS管的版图设计
沟道宽
沟道长
当多晶硅穿过有源区时，就形成了一个管子。在图中当 多晶硅穿过N型有源区时，形成NMOS，当多晶硅穿过P型有 源区时，形成PMOS。
MOS管的版图设计
当多晶硅穿过有源区时，就形成了一个管子。在图中当 多晶硅穿过N型有源区时，形成NMOS，当多晶硅穿过P型有 源区时，形成PMOS。 N型有源区： 薄氧区(oxide,TO,active) + N扩散区(Nimp，Ndiff) P型有源区： 薄氧区 + P扩散区(Pimp，Pdiff) + N阱(Nwell)
D G
I
VTP
V DS > V GS − V T
栅极连接漏极，MOS管始终处于饱和区。
电阻版图设计
• 比例电阻的版图结构 需5K,10K,15K电阻，采用5K单位电阻： • 对称设计
蛇形，meander
对称 更好
Dummy resistor，匹配邻近效应 • 各层阻值不同，且电阻有一 定的温度和电压特性 ρ l ρ l ρ = = ρ sq R= sq t w t w
几十到几百纳米
源 基
栅
漏
CMOS的设计
基极
漏极
栅极
源极
漏极
栅极
源极
基极
P衬底
nmos pmos 注： 为形成反型层沟道，P衬底通常接电路的最低电位(vss/gnd)。 N阱通常接最高电位（vdd）。
硅芯片上的电子世界—引线
• 引线：良好导电的线； • 硅芯片上的导线：铝或铜薄膜； 多晶硅薄膜。
硅芯片上的电子世界—引线
psub-nwell Diode 直接做在 衬底上 N P+ P型端为 衬底电位 (vss/gnd) N+ P P+ N+ sp-nwell Diode 做在阱里
P P+
N N+
N阱 P型衬底
N阱 P型衬底
硅芯片上的电子世界—晶体管 • 三级管：pnp，npn • 硅芯片上的三极管：
P+ P型衬底
C2=8C1
平板电容
l常见结构：MIM, PIP, MIP； lPIP、MIP结构，传统结构； l MIM结构，使用顶层金属与其下一层金属；
精度好； 钝化层 MIM 上电级 下极板与衬底的寄生电容小； 第n层金属 第n-1层金属
l电容区的下方不要走线；
多层金属制作的平板电容和侧壁电容
多层平板电容（MIM） •增加单位面积电容； •精度高，匹配性好；
宽度：微米 薄膜电阻
厚度：百纳米 硅片
电阻的版图设计 • 能与CMOS工艺兼容的电阻主要有四种：
• 扩散电阻、多晶硅电阻、阱电阻、MOS电阻