计班计算机组成原理复习重点白中英版

计算机组成原理课程总结&复习考试要点一、考试以讲授过的教材中的内容为主，归纳要点如下：第1章 -第2章计算机概念运算方法和运算器（一）学习目标1.了解计算机的分类和应用。

2.掌握计算机的软、硬件构成。

3.掌握计算机的层次结构。

3．掌握数的原码、反码、补码的表示方法。

4．掌握计算机中数据的定点表示和浮点表示方法，并熟练掌握各种表示方法下所能表示的数据的范围。

5．理解定点加法原理及其判断溢出的方法。

6．了解计算机定点乘法、除法的实现方法。

7．了解浮点加法，乘法，除法的实现方法。

8．理解ALU运算器的工作原理及其扩展方法。

（二）第1章学习内容第一节计算机的分类和应用要点：计算机的分类，计算机的应用。

第二节计算机的硬件和软件要点：了解计算机的硬件构成及各部分的功能；了解计算机的软件分类和发展演变。

第三节计算机系统的层次结构要点：了解计算机系统的层次结构。

（三）第2章学习内容第一节数据和文字的表示方法要点：△定点数的表示方法，及其在原码、反码和补码表示下的数值的范围；△○浮点数的表示方法及其不同表示格式下数据的表示范围；常见汉字和字符的几种表示方法；第二节定点加法、减法运算要点：△补码加、减法及其溢出的检测方法；二进制加法器和十进制加法器的逻辑构成。

第三节定点乘法运算要点：原码并行乘法原理；不带符号的阵列乘法器；补码并行乘法原理；○直接补码阵列乘法器。

第四节定点除法运算要点：理解原码除法原理以及并行除法器的构成原理。

第五节多功能算术/逻辑运算单元要点：△74181并行进位运算器；74182进位链；△○多位ALU的扩展。

第六节浮点运算运算和浮点运算器要点：了解浮点加/减；浮点乘/除原理。

浮点存储：。

解：将16进制数展开后，可得二制数格式为0 100 00010011 0110 0000 0000 0000 0000S 阶码(8位) 尾数(23位)包括隐藏位1的尾数1.M=1.011 0110 0000 0000 0000 0000=1.011011于是有x=(-1)S×1.M×2e=+(1.011011)×23=+1011.011=(11.375)10转换成754标准的32位浮点数的二进制存储格式。

2. 将数(20.59375)10解:首先分别将整数和分数部分转换成二进制数：20.59375=10100.10011然后移动小数点，使其在第1，2位之间4e=4于是得到：最后得到32位浮点数的二进制存储格式为：41A4C000)163.假设由S,E,M三个域组成的一个32位二进制字所表示的非零规格化浮点数ｘ,真值表示为（非IEEE754标准）：ｘ＝(－1)s×(1.M)×2E－128问：它所表示的规格化的最大正数、最小正数、最大负数、最小负数是多少？(1)最大正数0 1111 1111 111 1111 1111 1111 1111 1111ｘ＝[1＋(1－2-23)]×2127(2)最小正数000 000 000000 000 000 000 000 000 000 00ｘ＝1.0×2－128(3)最小负数111 111 111111 111 111 111 111 111 111 11ｘ＝－[1＋(1－2－23)]×2127(4)最大负数100 000 000000 000 000 000 000 000 000 00ｘ＝－1.0×2－1284.用源码阵列乘法器、补码阵列乘法器分别计算xXy。

（1）x=11000 y=11111 (2) x=-01011 y=11001（1）原码阵列x = 0.11011, y = -0.11111符号位: x0⊕y= 0⊕1 = 1[x]原 = 11011, [y]原= 11111[x*y]原= 1， 11 0100 0101带求补器的补码阵列[x]补 = 0 11011, [y]补 = 1 00001乘积符号位单独运算0⊕1＝1尾数部分算前求补输出│X│＝11011，│y│＝11111 (2) 原码阵列x = -0.11111, y = -0.11011符号位: x0⊕y= 1⊕1 = 0= 1 00101│＝11111，│y│＝11011-100*0.010110规格化处理: 0.101100 阶码 11010x+y= 0.101100*2-6规格化处理: 1.011111 阶码 11100x-y=-0.100001*2-46. 设过程段 Si 所需的时间为τi,缓冲寄存器的延时为τl,线性流水线的时钟周期定义为τ＝max{τi }＋τl＝τm＋τl流水线处理的频率为 f＝1/τ。

一个具有k 级过程段的流水线处理 n 个任务需要的时钟周期数为Tk＝k＋(n－1)，所需要的时间为： T＝Tk×τ而同时，顺序完成的时间为：T＝n×k×τk级线性流水线的加速比：*Ck = TL＝n·kTk k＋(n－1)第3章多层次存储器一、学习目标1．了解存储器的不同分类及其各自的特点。

2．理解SRAM和DRAM存储单元的构成及其存储原理。

3．掌握存储器的扩展及其与CPU的连接。

4．了解SRAM和DRAM的不同特点，掌握DRAM的刷新方法。

5．了解高性能主存储器、闪速存储器、高速存储器的特点和工作原理。

6．掌握CACHE存储器的基本原理及其地址映射过程。

二、学习内容第一节存储器概述要点：存储器的分类，存储器的分级结构。

第二节随机读写存储器要点：SRAM基本存储元的存储原理；△SRAM芯片的组成及其逻辑结构；△○SRAM的扩展；△○SRAM与CPU的连接；理解DRAM基本存储元的存储原理；△DRAM芯片的组成及其逻辑结构；△DRAM的刷新；了解EDRAM芯片的构成及工作原理；了解闪存的工作原理及其特点。

第三节只读存储器和闪速存储器要点：了解只读存储器的工作原理；了解闪存的工作原理及其特点。

第四节高速存储器要点：了解高速存储器的特点；了解双端口存储器的原理；了解多模块交叉存储器；相联存储器。

第五节 Cache存储器要点：了解Cache的功能；△○掌握主存Cache的地址映射：全相联方式、组相联方式和直接相联方式。

*闪存：高性能、低功耗、高可靠性以及移动性编程操作：实际上是写操作。

所有存储元的原始状态均处“1”状态，这是因为擦除操作时控制栅不加正电压。

编程操作的目的是为存储元的浮空栅补充电子，从而使存储元改写成“0”状态。

如果某存储元仍保持“1”状态，则控制栅就不加正电压。

如图(a)表示编程操作时存储元写0、写1的情况。

实际上编程时只写0，不写1，因为存储元擦除后原始状态全为1。

要写0，就是要在控制栅C上加正电压。

一旦存储元被编程，存储的数据可保持100年之久而无需外电源。

读取操作：控制栅加上正电压。

浮空栅上的负电荷量将决定是否可以开启MOS晶体管。

如果存储元原存1，可认为浮空栅不带负电，控制栅上的正电压足以开启晶体管。

如果存储元原存0，可认为浮空栅带负电，控制栅上的正电压不足以克服浮动栅上的负电量，晶体管不能开启导通。

当MOS 晶体管开启导通时，电源VD提供从漏极D到源极S的电流。

读出电路检测到有电流，表示存储元中存1，若读出电路检测到无电流，表示存储元中存0，如图(b)所示。

擦除操作：所有的存储元中浮空栅上的负电荷要全部泄放出去。

为此晶体管源极S加上正电压，这与编程操作正好相反，见图(c)所示。

源极S 上的正电压吸收浮空栅中的电子，从而使全部存储元变成1状态。

*cache：设存储器容量为32字，字长64位，模块数m=4，分别用顺序方式和交叉方式进行组织。

存储周期T=200ns，数据总线宽度为64位，总线传送周期=50ns。

若连续读出4个字，问顺序存储器和交叉存储器的带宽各是多少?解：顺序存储器和交叉存储器连续读出m=4个字的信息总量都是：q=64b×4=256b顺序存储器和交叉存储器连续读出4个字所需的时间分别是：t2=mT=4×200ns=800ns=8×10-7st1=T+(m-1)=200ns+350ns=350ns=35×10-7s顺序存储器和交叉存储器的带宽分别是：W2=q/t2=256b÷(8×10-7)s=320Mb/sW1=q/t1=256b÷(35×10-7)s=730Mb/s*CPU执行一段程序时，cache完成存取的次数为1900次，主存完成存取的次数为100次，已知cache存取周期为50ns，主存存取周期为250ns，求cache/主存系统的效率和平均访问时间。

解：h=Nc/（Nc+Nm）=1900/(1900+100)=0.95r=tm/tc=250ns/50ns=5e=1/(r+(1-r)h)=1/(5+(1-5)×0.95=83.3%ta=tc/e=50ns/0.833=60ns*存储器：已知某64位机主存采用半导体存储器，其地址码为26位，若使用256K×16位的DRAM芯片组成该机所允许的最大主存空间，并选用模块板结构形式，问：（1）每个模块板为1024K×64位，共需几个模块板？（2）个模块板内共有多少DRAM芯片?（3）主存共需多少DRAM芯片? CPU如何选择各模块板？(1)个模块64264*264*262026==(2)1616*2*264*281020=每个模块要16个DRAM芯片(3)64*16 = 1024块由高位地址选模块*用16K×8位的DRAM芯片组成64K×32位存储器，要求：(1) 画出该存储器的组成逻辑框图。

(2) 设存储器读/写周期为0.5μS, CPU在1μS内至少要访问一次。

试问采用哪种刷新方式比较合理？两次刷新的最大时间间隔是多少？对全部存储单元刷新一遍所需的实际刷新时间是多少？解：(1)根据题意，存储总容量为64KB，故地址总线需16位。

现使用16K*8位DRAM芯片，共需16片。

芯片本身地址线占14位，所以采用位并联与地址串联相结合的方法来组成整个存储器，其组成逻辑图如图所示，其中使用一片2：4译码器。

(2)根据已知条件，CPU在1us内至少访存一次，而整个存储器的平均读/写周期为0.5us，如果采用集中刷新，有64us的死时间，肯定不行如果采用分散刷新，则每1us只能访存一次，也不行所以采用异步式刷新方式。

假定16K*1位的DRAM芯片用128*128矩阵存储元构成，刷新时只对128行进行异步方式刷新，则刷新间隔为2ms/128 = 15.6us，可取刷新信号周期15us。

刷新一遍所用时间＝15us×128＝1.92ms第4章指令系统一、复习目标1．了解计算机指令系统的发展与性能要求。