LVDS信号完整性分析及高速背板设计

东南大学

硕士学位论文

LVDS信号完整性分析及高速背板设计

姓名：胡劲松

申请学位级别：硕士

专业：电磁场与微波技术

指导教师：朱晓维;洪伟

20040301

ＬＶＤＳ信号完整性分析及高速背板设计

第二章高速电路板设计技术

及其信号完整性分析

２．１高速电路设计中的信号完整性综述【７】

阁２．１典型的背板与子板结构中的信号干扰情况

高速ｒＵ路中的信号完整性问题丰要包括噪声、串扰（ｃｒｏｓｓｔａｌｋ）、电源分配、电磁干扰（ＥＭＩ）与电磁兼容（ＥＭＣ）等。

噪声丰要来自于振铃（上冲和Ｆ冲）、阻抗火配、反射和终端负载。振铃是在高频信号时钟的上升沿和下降沿，在信号建立的过程中产生的。阻抗失配的主要是因为大多数高速设备都存在高阻驱动利低阻接收的方式，多层ＰＣＢ扳阻抗的不可控以及带有多个插槽或子板的ＰＣＩ总线的存在。反射包括正发射和负发劓，当信号的波前遇到高阻时，将发生正发射并带来上冲：反之，当信号遇到低阻时，将发生负反射并带来下冲。终端负载技术包括在发射端的串联接法，以及在接收端的并联接法（上拉、下拉、Ｔｈｅｖｅｎｉｎ、ＡＣ和二极管）。此外还有一种同步切换噪声（ＳＳＮ），它是由电流返同路径，地跳垌Ｉ去耦等因素造成的。当两条走线靠在起时，其中一‘条走线中电流的变化将会引起相邻走线中的电流流动，这种现象就叫交扰，交扰一般发生在高频信号的上升沿和Ｆ降卅。山丁电容和寄生电感的影响，在电源平面会存在许多复杂的喈振。而地面和电源面上的谐振都会引起大量的共模ＥＭＩ。

２．２电源［９】【１ｏ】

高速系统电源殴计的目标就是为板上的高速设各提供一个噪声尽可能小的纯净的电源。

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２．２．１电压损失和噪声问题

图２．２电源总线和电源面的示意图

在常见的低频电路中，经常采用电源总线为所有板上的器件供电。但由于总线不可能是完全无耗的，这样总线【：的电压损失将会使总线上的某些设备得不到它的理想：［作电压。同时每个高速设备产生的噪声也会被其他没备中。

在高频电路中，我们就可以为不同的电压级别分配不同的电源面米解决这些问题。首先，电源面的总阻抗较小，冈而电压损失也小；其次，由于面上的电流是分散在整个电源平面上，因而一个设备中的噪声不会带给其他的设备。

为了滤除线路中的噪声和ＡＣ成分，还要用到旁路电容。对于系统电源的滤波，需要采用１０ｕｆ左右的钽电解电容（额定电压至少应为系统电源电压的５倍），它的作川ｔ是滤除电路板上的低频分量；而剥于每个芯片的滤波，则需要采用０．１ｕｆ左右的陶瓷电容，它的作用是滤除电路板上的高频分量。对于小容量的旁路电容常采用０６０３的封装，以减小电容的寄生电感。有时为了Ｉ＿ｊ时滤除电路中的低频分量雨Ｉ高频分量，我们可以将一个大电容和小电容相并联，以进一步提高噪声的过滤范围。建议将常见的表面贴旁路电容置于芯片的正下方。

２．２．２电源面作为信号回路

图２—３优化后的信号回路示意图

高频信号在跳变日寸会产生ＡＣ电流，此电流通过Ｖｃｃ或地构成‘个呈感性的哑１路，其

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（Ｃ）子板与馈线的ＥＭＩ天线

图２—１７子板与背板结构中可能出现的３种ＥＭＩ天线

日前ＰＣＢ板Ｊ：的时钟速率越来越高，这就使其尺＿与信号的波长可比，从而容易成为一个有效的ＥＭＩ天线。为了防Ｉｌ大线效应的产生，必须避免走线的长度接近干扰源信号的有效激励长度，建立良好的接地，并进行ＲＦ的滤波。

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接收端可以将其消除，同时由于差分信号产生的磁场可以互相抵消，因此比单端走线产生的噪声更低。基］＝‘嵘声的降低，故可采用根低的电压摆幅，而低摆幅则意味着数据可咀进行快速的切换，进而可以提高数据的传输速率。此外，数据速率还与ＴＴＬ信号传递到驱动器的快慢，所用传输媒质的带宽性能有关。

３．２高速子板的设计简介

图３—２高速了板的器件结构图

图３．３高速于板的实物照片

本子板的设计目标为５００Ｍｂｐｓ，扳材为ＦＲ一４，共８层板，自上到下分别为ＴｏｐＬａｙｅｒ、

３．３Ｖ、ＧＮＤ、ＭｉｄＬａｙｅｒｌ、ＤＧＮＤ＆ＡＧＮＤ、１．５Ｖ＆Ｉ８Ｖ、ＭｉｄＬａｙｅｒ２、ＢｏｔｔｏｍＬａｙｅｒ层。供电电压为３．３Ｖ，１８Ｖ（Ｓｐａｒｔａｎ—ｌｉＥ）和１．５Ｖ（Ｖｉｒｔｅｘ－ＩＩ）三种。接地包括模拟地和数字地两种。

该子板的主要器件包括阿块Ｘｉｌｉｎｘ公司的ＦＰＧＡ（ＸＣ２Ｖ１０００和ＸＣ２Ｓ２００Ｅ），一块Ｘｉｌｉｎｘ公司的ＣＰＬＤ（ＸＣＲ３１２８ＸＬ），两块ＮａｔｉｏｎａｌＳｅｍｉｃｏｎｄｕｃｔｏｒ公司的ＬＶＤＳ串化解串芯片（ＤＳ９２Ｌｖｌ６），一块ＮａｔｉｏｎａｌＳｅｍｉｃｏｎｄｕｃｔｏｒ公司的时钟分配芯片（ＤＳ９２ＣＫｌ６），两块ＡＭＤ公司的Ｆｌａｓｈ芯片（ＡＭ２９ＬＶ０４０Ｂ）以及一块ＮａｔｉｏｎａｌＳｅｍｉｃｏｎｄｕｃｔｏｒ公司的ＡＩＤ转换芯片（ＡＤＣｌ０Ｄ０４０）。

两块ＦＰＧＡ的配置既支持基于ＪＴＡＧ１：３的配置方式，也支持基于ＣＰＬＤ平ｌＩＦｌａｓｈ的导引配置方式。同时子板上共预留了，７０对ＬＶＤＳ方式的走线。其中ＬＶＤＳｌ—４０用于板间Ｃａｒｄ２Ｃａｒｄ的通信，ＬＶＤＳ４１—５０用丁板内Ｃｈｉｐ２Ｃｈｉｐ的通信，ＬＶＤＳ５１—６０削于板内白环的通信。

３．３高速背板的设计简介

图３．４高速背板的顶层结构图

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图３—５高速背板的实物照片

本背板的殴计目标为５００Ｍｂｐｓ，板材为ＦＲ．４，共６层板，背板总厚度为１８ｍｍ，每层厚０３６ｍｍ。其中，第１层为ＬＶＤＳ层，第２层为地，第３层为ＬＶＤＳ层，第４层为地，第５层为ＴＴＬ层，第６层为ＴＴＬ层。板ｌ所有ＬＶＤＳ走线的差分阻抗取１００欧，计算采用ＡＤＳ２００２的“ＬｉｎｅＣａｌｃ—ｒ具。

板上的走线类型主要包括：两条线不等睦的微带型ＬＶＤＳ；最大允许线宽的微带型ＬＶＤＳ；导带宽度粗细不一致的微带型ＬｖＤＳ；标准的微带型ＬｖＤＳ；差分共面微带线；连续弯折的微带型ＬＶＤＳ；疏耦合的含两组过孔的带状ＬＶＤＳ（差分阻抗不是１００欧）；密耦台的含两组过孔的带状ＬｖＤＳ（差分阻抗是１００欧）；同时跨越６层板的传输线；处于第５层或第６层的单端线。

该背板共包括５个区域：其中４个区域上走的是较短的传输线（约５２ｍｍ），还有１个区域上走的是较睦的传输线（约１３１ｍｍ）。

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