实验二半加器全加器
合集下载
相关主题
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
逻辑开关 VCC
1 3 8 10 16 4 7 11 13
A3 A2 A1 A0 B3 B2
5 V CC
12 GND
74283
S3 S2 S1 S0
B1 B0 CI CO
15 2 6 9 14
LED
图2-2-5 4位二进制加法器功能测试电路
表2-2-5 4位二进制加法器数据表
B3B2B1B0 A3A2A1A0 S3S2S1S0
实验目的
1．学习用异或门组成二进制半加器和全加器， 并测试其功能。
2．测试集成4位二进制全加器7483的逻辑 功能。
3．学习用7483构成余3码加法电路。
实验设备与器件
1．7400型2输入端四与非门1块 2．7404型六反相器1块 3．7486型2输入端四异或门1块 4．7483型4位二进制加法器2块
2．全加器
全加器实现1位二进制数的加法，考虑来自低位 的进位，输入是两个一位二进制数A、B和来自低 位的进位次CI，输出是S和向高位的进位CO。逻 辑表达式是：
S A B CI
CO AB BCI ACI
3．4位加法器
7483是集成4位二进制加法器，其逻辑功能是实现
两个4位二进制数相加。输入是 A3 A2 A1A0 、B3B2B1B0 和来自低位的进位CI，输出是 S3S2S1S0和向高位的
3．熟悉BCD码、余3码和二进制码之间的 转换方法。
4．根据实验内容的要求，完成有关实验电 路的设计，拟好实验步骤。
5．写出预习报告，设计好记录表格。
实验内容
1．7486型异或门功能测试
图2-2-1中任一个异或门进行实验，输入端接逻 辑开关，输出端接LED显示。将实验结果填入表 2-2-2中，并判断功能是否正确，写出逻辑表达 式。
精品课件！
精品课件！
注意事项
1．在进行复杂电路实验时，应该先检测 所用到的每个单元电路功能是否正常，确 保单元电路能够正常工作。 2．每个集成电路工作时都必须接电源 （VCC）和地（GND）。
CO
0110 0110 0110 0110
1100 0101 0011 1011
*5．二进制加／减运算
用7483二进制加法器可以实现加／减运算。 运算电路如图2-2-6所示，它是由7483 及四个异或门构成。
M为加／减控制端，当M＝0时，执行加法 运算 ；当M＝1时，执行减法运算。减法 运算结果由FC决定，当FC＝1时表示结果 为正，反之结果为负，输出是(A—B)的补 码。
7486管脚图如图2-2-1所示
VCC
14 13 12 11 10 9
8
12
3 45
图2-2-1 7486管脚图
67 GND
7483管脚图如图2-2-2所示
1 3 8 10 16 4 7 11 13
A3 A2 A1 A0 B3 B2
5 V CC
12 GND
7483
S3 S2 S1 S0
B1 B0 CI CO
进位CO。
1 3 8 10 16 4 7 11 13
A3 A2 A1 A0 B3 B2
5 V CC
12 GND
7483
S3 S2 S1 S0
B1 B0 CI CO
15 2 6 9 14
预习要求
1．复习组合逻辑电路的分析方法，阅读教 材中有关半加器和全加器的内容，理解半 加器和全加器的工作原理。
2．熟悉7486、7483等集成电路的外形 和引脚定义。拟出检查电路逻辑功能的方 法。
表2-2-2 异或门输入、输出电平关系数据表
输入端
输出端
AB
Y
00 01 10 11
2．ຫໍສະໝຸດ Baidu异或门构成半加器
电路如图2-2-4所示，输入端 接逻辑开关，输出端接LED显
示。 将实验结果填入表2-2-
3中，判断结果是否正确，写 出和S及进位CO的逻辑表达
式。
A1
3S
B2
表2-2-3 半加器输入、输出电 平关系数据表
表2-2-4 1位二进制全加器真值表
输入端
输出端
A B CI
S CO
000 001 010 011 100 101 110 111
4． 4位二进制加法器7483功能测试 电路如图2-2-5所示，和分别为2个4位二进制数， 令B3B2B1B0=0110，A3A2A1A0接逻辑开关，输 出端接LED显示，验证7483的逻辑功能，将实验 结果填入表2-2-5中。
自拟实验表格和数据，验证电路是否正确。
B3 B2 B1 B0 A3 A2 A1 A0
1 3 8 10 16 4 7 11
A3 A2 A1 A0 B3 B2 B1 B0
7483 S3 S2 S1 S0
CI 13 M
CO
15 2 6 9 14
F3 F2 F1 F0 FC
图2-2-6 二进制加／减运算电路
实验报告要求
1. 写出一位半加器和一位全加器的逻辑表 达式，画出门电路实现的电路符号图。 2. 画出用7483实现余3码加法运算的电路 图，并说明电路的原理。 3. 整理实验数据、图表，并对实验结果进 行分析讨论。 4. 总结组合电路的分析与测试方法。
思考题
1. 如何利用7483和门电路实现BCD码 加法运算？ 2. 如何用两片7483实现8位二进制数加 法运算？ 3. 如何用与非门（7400）接成非门？
15 2 6 9 14
图2-2-2 7483管脚图
实验原理
1．1位半加器 半加器实现两个一位二进制数相加，并且不考虑 来自低位的进位。输入是A和B，输出是和S和进 位CO。半加器的电路图如图2-2-3所示。其逻 辑表达式是：
S AB AB A B
CO AB
图2-2-3 半加器电路图
输入端 输出端
A B S CO
1
1 2 CO
2
3
图2-2-4 半加器
00 01 10 11
3．一位二进制全加器
(1) 将1位二进制全加 器的真值表填入表22-4中。
(2) 写出和S及进位CO 的逻辑表达式。
(3) 将逻辑表达式化简 成合适的形式，画出 用7486和7400实现 的电路图。
(4) 搭建电路，验证结 论的正确性。
1 3 8 10 16 4 7 11 13
A3 A2 A1 A0 B3 B2
5 V CC
12 GND
74283
S3 S2 S1 S0
B1 B0 CI CO
15 2 6 9 14
LED
图2-2-5 4位二进制加法器功能测试电路
表2-2-5 4位二进制加法器数据表
B3B2B1B0 A3A2A1A0 S3S2S1S0
实验目的
1．学习用异或门组成二进制半加器和全加器， 并测试其功能。
2．测试集成4位二进制全加器7483的逻辑 功能。
3．学习用7483构成余3码加法电路。
实验设备与器件
1．7400型2输入端四与非门1块 2．7404型六反相器1块 3．7486型2输入端四异或门1块 4．7483型4位二进制加法器2块
2．全加器
全加器实现1位二进制数的加法，考虑来自低位 的进位，输入是两个一位二进制数A、B和来自低 位的进位次CI，输出是S和向高位的进位CO。逻 辑表达式是：
S A B CI
CO AB BCI ACI
3．4位加法器
7483是集成4位二进制加法器，其逻辑功能是实现
两个4位二进制数相加。输入是 A3 A2 A1A0 、B3B2B1B0 和来自低位的进位CI，输出是 S3S2S1S0和向高位的
3．熟悉BCD码、余3码和二进制码之间的 转换方法。
4．根据实验内容的要求，完成有关实验电 路的设计，拟好实验步骤。
5．写出预习报告，设计好记录表格。
实验内容
1．7486型异或门功能测试
图2-2-1中任一个异或门进行实验，输入端接逻 辑开关，输出端接LED显示。将实验结果填入表 2-2-2中，并判断功能是否正确，写出逻辑表达 式。
精品课件！
精品课件！
注意事项
1．在进行复杂电路实验时，应该先检测 所用到的每个单元电路功能是否正常，确 保单元电路能够正常工作。 2．每个集成电路工作时都必须接电源 （VCC）和地（GND）。
CO
0110 0110 0110 0110
1100 0101 0011 1011
*5．二进制加／减运算
用7483二进制加法器可以实现加／减运算。 运算电路如图2-2-6所示，它是由7483 及四个异或门构成。
M为加／减控制端，当M＝0时，执行加法 运算 ；当M＝1时，执行减法运算。减法 运算结果由FC决定，当FC＝1时表示结果 为正，反之结果为负，输出是(A—B)的补 码。
7486管脚图如图2-2-1所示
VCC
14 13 12 11 10 9
8
12
3 45
图2-2-1 7486管脚图
67 GND
7483管脚图如图2-2-2所示
1 3 8 10 16 4 7 11 13
A3 A2 A1 A0 B3 B2
5 V CC
12 GND
7483
S3 S2 S1 S0
B1 B0 CI CO
进位CO。
1 3 8 10 16 4 7 11 13
A3 A2 A1 A0 B3 B2
5 V CC
12 GND
7483
S3 S2 S1 S0
B1 B0 CI CO
15 2 6 9 14
预习要求
1．复习组合逻辑电路的分析方法，阅读教 材中有关半加器和全加器的内容，理解半 加器和全加器的工作原理。
2．熟悉7486、7483等集成电路的外形 和引脚定义。拟出检查电路逻辑功能的方 法。
表2-2-2 异或门输入、输出电平关系数据表
输入端
输出端
AB
Y
00 01 10 11
2．ຫໍສະໝຸດ Baidu异或门构成半加器
电路如图2-2-4所示，输入端 接逻辑开关，输出端接LED显
示。 将实验结果填入表2-2-
3中，判断结果是否正确，写 出和S及进位CO的逻辑表达
式。
A1
3S
B2
表2-2-3 半加器输入、输出电 平关系数据表
表2-2-4 1位二进制全加器真值表
输入端
输出端
A B CI
S CO
000 001 010 011 100 101 110 111
4． 4位二进制加法器7483功能测试 电路如图2-2-5所示，和分别为2个4位二进制数， 令B3B2B1B0=0110，A3A2A1A0接逻辑开关，输 出端接LED显示，验证7483的逻辑功能，将实验 结果填入表2-2-5中。
自拟实验表格和数据，验证电路是否正确。
B3 B2 B1 B0 A3 A2 A1 A0
1 3 8 10 16 4 7 11
A3 A2 A1 A0 B3 B2 B1 B0
7483 S3 S2 S1 S0
CI 13 M
CO
15 2 6 9 14
F3 F2 F1 F0 FC
图2-2-6 二进制加／减运算电路
实验报告要求
1. 写出一位半加器和一位全加器的逻辑表 达式，画出门电路实现的电路符号图。 2. 画出用7483实现余3码加法运算的电路 图，并说明电路的原理。 3. 整理实验数据、图表，并对实验结果进 行分析讨论。 4. 总结组合电路的分析与测试方法。
思考题
1. 如何利用7483和门电路实现BCD码 加法运算？ 2. 如何用两片7483实现8位二进制数加 法运算？ 3. 如何用与非门（7400）接成非门？
15 2 6 9 14
图2-2-2 7483管脚图
实验原理
1．1位半加器 半加器实现两个一位二进制数相加，并且不考虑 来自低位的进位。输入是A和B，输出是和S和进 位CO。半加器的电路图如图2-2-3所示。其逻 辑表达式是：
S AB AB A B
CO AB
图2-2-3 半加器电路图
输入端 输出端
A B S CO
1
1 2 CO
2
3
图2-2-4 半加器
00 01 10 11
3．一位二进制全加器
(1) 将1位二进制全加 器的真值表填入表22-4中。
(2) 写出和S及进位CO 的逻辑表达式。
(3) 将逻辑表达式化简 成合适的形式，画出 用7486和7400实现 的电路图。
(4) 搭建电路，验证结 论的正确性。